FPGA零基础学习：数字电路中的组合逻辑

根据逻辑功能的不同特点，可以将数字电路分为两大类，一类称为组合逻辑电路（简称组合电路），另一类称为时序逻辑电路（简称时序电路）。

在组合逻辑电路中，任何时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。这就是组合逻辑电路在逻辑功能上的共同特点。在上一节中，设计的三人表决器就是组合逻辑电路，输出与输入一一对应，和其他无关，输入发生改变，输出立刻跟着改变。

组合逻辑的设计方法在逻辑代数基础中有一定的简单的叙述。

• 根据现有的资源做出合理的假设（通过为1、还是为0，不同的硬件可能会是不同的结构）。
• 根据设计要求和假设，列出真值表。
• 根据真值表得出表达式，并化简（公式化，卡诺图）。有时需要化简为与非的形式或者其他形式。
• 根据化简后的布尔表达式做出电路结构，并且验证。

如果最后结果出现错误，上述所有步骤都要检查，如果上述步骤都没有问题，可以考虑电路结构中的连接问题或者器件的损坏。

下面利用一个三人表决器的电路设计来说明一些问题。此电路有三个输入（A、B、C），一个输出（Y），只有当两个及两个以上输入赞成时，Y输出赞成。

设赞成为1，不赞成为0。根据设计要求得出如下真值表：

根据真值表中Y为1的项列出来，对应的A、B、C为1，