FPGA学习02—实现简单的组合逻辑电路

组合逻辑是VerilogHDL设计中的一个重要组成部分。从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关，无关存储电路，也没有反馈电路。

  

2.2.1 多路选择器

① 多路选择器的设计思路是两个按键输入（这里命名为in_1和in_2），再设一个按键为选择选择按键（sel），输出设为led灯（out）。绘制的波形图如下2-2-1所示：

图2-2-1

 

    ② 代码编写

module      mux2_1

（

    input  wire   [0:0]   in_1,

    input  wire          in_2,

    input  wire          sel,

 

    output     reg    out

）;

 

always@(*)

    if(sel == 1’b1)

       out = in_1;

    else

       out = in_2；

endmodule

 

//这里使用了always语句，以及选择条件语句（if…else…），always语句中的*号表示检测该模块中的信号变化情况，当出现了信号跳变时，满足条件，执行该条件语句。

 

附：三种常用的组合逻辑的赋值方式如下图2-2-2：

图2-2-2

 

    ③ 仿真文件编写以及文件仿真，仿真结果如图2-2-3所示

`timescale 1ns/1ns

module tb_mux2_1();

 

reg  in_1;

reg  in_2;

reg  sel ;