FPGA开发基础——基于multisim以及Quartus实现的交通灯电路

作者:王子齐
学校:电子科技大学
学号:2018151202014
设计目的:完成对于FGPA开发的基础练习,建立FPGA开发思想。

设计要求

设计并实现一个简单的十字路口交通灯控制电路。具体要求:以4个红色指示灯、4个绿色指示灯和4个黄色指示灯模拟路口东西南北4个方向的红绿黄交通灯。控制这些灯,使它们安下列规律亮灭。

1、东西方向绿灯亮,南北方向红灯亮。东西方向通车,时间30秒;

2、东西方向黄灯闪烁,南北方向红灯亮,时间2秒。

3、东西方向红灯亮,南北方向绿灯亮。南北方向通车,时间30秒;

4、东西方向红灯亮,南北方向黄灯闪烁,时间2秒。

5、返回1,继续运行。

要求在仿真软件中设计并运行,或设计实际电路调试运行,提交设计报告电子档,设计报告要求包括:设计方案、电路原理图、测试表格、分析结果总结,实现结果展示(要求用仿真结果截图或者实测照片截图展示实现效果)。

基于multisim对于交通灯的电路搭建
1.1 交通灯电路的组成部分

对于交通灯电路,其大致有以下几大模块:

模块作用
振荡脉冲模块产生信号源,使电路起振
计数及其显示模块对于时间的一种显示,使得我们可以更好地了解交通灯的亮暗时间
主控模块电路中最核心的部分,通过一定的数字逻辑关系对于最终的交通灯亮暗加以控制
信号灯译码模块译码主控模块的控制信号,将其可视化

下面我们逐一进行讨论并给出相应multisim电路图

1.2 振荡脉冲模块

振荡脉冲模块事实上就是信号源产生模块,其主要功能就是为整个电路提高时钟脉冲,可以有多种方法去实现,直接使用时钟脉冲信号源或使用555定时器搭建多谐振荡器都可以实现相应目的,下面给出两种实现方法的电路图。

a)直接调用时钟脉冲(在multisim中搜索clock即可)
在这里插入图片描述
b)使用555搭建的多谐振荡器(在multisim中搜索555即可)
在这里插入图片描述
如上图,此时的OUT等效于某个频率的时钟脉冲信号,通过调节R1,R2,C的值可以改变输出的频率,下面给出相应公式以便读者自行调节脉冲频率:

t W 1 = ( R 1 + R 2 ) C t_{W1}=(R_{1}+R_{2})C tW1=(R1+R2)C

t W 2 = R 1 C t_{W2}=R_{1}C tW2=R1C

T = t W 1 + t W 2 T=t_{W1}+t_{W2} T=tW1+tW2

1.3 计数模块及显示模块

计数电路是主控电路的输入源,通过计数电路的适当连接,可以得到我们希望的任意计数序列,而计数序列一方面可以当作时间在显示模块上得以可视化,另一方面又可以通过主控电路从而产生相应的控制信号。

对于显示电路,事实上,如果不考虑实际应用能力而只关心电路本身的性能,那么我们完全可以摒弃显示电路。但考虑在实际应用中,我们等待红绿灯时希望知道它的时间,所以在此加入显示电路。

译码电路采用计数器便可以实现,此处给出一种连接方法:

a) 基于74LS160构造的计数器(模64,因为一个交通灯周期为64个时间单位)

在这里插入图片描述
级联方式非常简单,采用清零法级联即可。

1.4 主控模块

主控模块是对电路控制的核心力量,是由一些门电路组成的组合逻辑块。由于主控模块往往是电路设计中较为艰难的部分,所以下面给出详细的推导过程。


我们令计数器U1的输出为 Q A 1 Q_{A1} QA1 Q B 1 Q_{B1} QB1 Q C 1 Q_{C1} QC1 Q D 1 Q_{D1} QD1 ,令计数器U2的输出为 Q A 2 Q_{A2} QA2 Q B 2 Q_{B2} QB2 Q C 2 Q_{C2} QC2 Q D 2 Q_{D2} QD2。令东西方向的黄灯,绿灯和红灯输出分别为 Y 1 Y_{1} Y1 G 1 G_{1} G1 R 1 R_{1} R1,南北方向的黄灯,绿灯和红灯输出分别为 Y 2 Y_{2} Y2 G 2 G_{2} G2 R 2 R_{2} R2

计数器U1和U2级联形成模64计数器(0——63)。

根据上述设计要求,东西方向的黄灯只有在每次计数周期中低30—31个计数单位时亮起(前30S为东西方向绿灯亮起),故可列出如下真值表。(由于计数最大只计到63,故我们不关心U1的QD位)

输出项 Q C 1 Q_{C1} QC1 Q B 1 Q_{B1} QB1 Q A 1 Q_{A1} QA1 Q D 2 Q_{D2} QD2 Q C 2 Q_{C2} QC2 Q B 2 Q_{B2} QB2 Q A 2 Q_{A2} QA2 Y 1 Y_{1} Y1 G 1 G_{1} G1 R 1 R_{1} R1 Y 2 Y_{2} Y2 G 2 G_{2} G2 R 2 R_{2} R2
00000000010001
10000001010001
20000010010001
30000011010001
40000100010001
50000101010001
60000110010001
70000111010001
80001000010001
90001001010001
100010000010001
110010001010001
120010010010001
130010011010001
140001100010001
150010101010001
160010110010001
170010111010001
180011000010001
190011001010001
200100000010001
210100001010001
220100010010001
230100011010001
240100100010001
250100101010001
260100110010001
270100111010001
280101000010001
290101001010001
300110000100000
310110001100001
320110010001010
330110011001010
340110100001010
350110101001010
360110110001010
370110111001010
380111000001010
390111001001010
401000000001010
411000001001010
421000010001010
431000011001010
441000100001010
451000101001010
461000110001010
471000111001010
481001000001010
491001001001010
501010000001010
511010001001010
521010010001010
531010011001010
541010100001010
551010101001010
561010110001010
571010111001010
581011000001010
591011001001010
601100000001010
611100001001010
621100010001100
631100011001100

根据上述真值表,可以采用卡诺图化简,下面给出详细推导过程。

(a)对于黄灯信号的卡诺图逻辑化简
对于东西方向的黄灯:

Q C 1 Q B 1 Q A 1 = 000 Q_{C1} Q_{B1} Q{A1} = 000 QC1QB1QA1=000 时: Y 1 = 0 , Y 2 = 0 Y_{1}=0 , Y_{2}=0 Y1=0,Y2=0
Q C 1 Q B 1 Q A 1 = 001 Q_{C1} Q_{B1} Q{A1} = 001 QC1QB1QA1=001 时: Y 1 = 0 , Y 2 = 0 Y_{1}=0 , Y_{2}=0 Y1=0,Y2=0
Q C 1 Q B 1 Q A 1 = 010 Q_{C1} Q_{B1} Q{A1} = 010 QC1QB1QA1=010 时: Y 1 = 0 , Y 2 = 0 Y_{1}=0 , Y_{2}=0 Y1=0,Y2=0
Q C 1 Q B 1 Q A 1 = 011 Q_{C1} Q_{B1} Q{A1} = 011 QC1QB1QA1=011 时: Y 1 如 下 , Y 2 = 0 Y_{1}如下 , Y_{2}=0 Y1,Y2=0

Y 1 / Q D 2 Y_{1}/Q_{D2} Y1/QD2 Q C 2 Q_{C2} QC200011110
Q B 2 Q_{B2} QB2 Q A 2 Q_{A2} QA2////
001000
011000
110000
100000

根据卡诺图化简可得到:

Y 1 = Q C 1 ′ Q B 1 Q A 1 Q D 2 ′ Q B 2 ′ Q C 2 ′ Y_{1}=Q_{C1}^{'}Q_{B1}Q_{A1}Q_{D2}^ {'}Q_{B2}^{'}Q_{C2}^{'} Y1=QC1QB1QA1QD2QB2QC2

同理,对于南北方向的黄灯:

Q C 1 Q B 1 Q A 1 = 100 Q_{C1} Q_{B1} Q{A1} = 100 QC1QB1QA1=100 时: Y 1 = 0 , Y 2 = 0 Y_{1}=0 , Y_{2}=0 Y1=0,Y2=0
Q C 1 Q B 1 Q A 1 = 101 Q_{C1} Q_{B1} Q{A1} = 101 QC1QB1QA1=101 时: Y 1 = 0 , Y 2 = 0 Y_{1}=0 , Y_{2}=0 Y1=0,Y2=0
Q C 1 Q B 1 Q A 1 = 110 Q_{C1} Q_{B1} Q{A1} = 110 QC1QB1QA1=110 时: Y 1 = 0 , Y 2 如 下 : Y_{1}=0 , Y_{2}如下: Y1=0,Y2

Y 1 / Q D 2 Y_{1}/Q_{D2} Y1/QD2 Q C 2 Q_{C2} QC200011110
Q B 2 Q_{B2} QB2 Q A 2 Q_{A2} QA2////
000000
010000
111000
101000

根据卡诺图化简可得到:

Y 2 = Q C 1 Q B 1 Q A 1 ′ Q D 2 ′ Q B 2 Q C 2 ′ Y_{2}=Q_{C1}Q_{B1}Q_{A1}^{'}Q_{D2}^ {'}Q_{B2}Q_{C2}^{'} Y2=QC1QB1QA1QD2QB2QC2

(b)对于绿灯信号的逻辑推导
对于东西方向绿灯的处理:

Q C 1 Q B 1 Q A 1 = 000 Q_{C1} Q_{B1} Q{A1} = 000 QC1QB1QA1=000 时: G 1 = 1 , G 2 = 0 G_{1}=1 , G_{2}=0 G1=1,G2=0
Q C 1 Q B 1 Q A 1 = 001 Q_{C1} Q_{B1} Q{A1} = 001 QC1QB1QA1=001 时: G 1 = 1 , G 2 = 0 G_{1}=1 , G_{2}=0 G1=1,G2=0
Q C 1 Q B 1 Q A 1 = 010 Q_{C1} Q_{B1} Q{A1} = 010 QC1QB1QA1=010 时: G 1 如 下 , G 2 = 0 G_{1}如下 , G_{2}=0 G1,G2=0

G 1 / Q D 2 G_{1}/Q_{D2} G1/QD2 Q C 2 Q_{C2} QC200011110
Q B 2 Q_{B2} QB2 Q A 2 Q_{A2} QA2////
001101
011101
111100
101100

根据卡诺图化简可有:

G 1 = Q C 1 ′ Q B 1 ′ + Q C 1 ′ Q B 1 + Q C 1 ′ Q B 1 Q A 1 ′ Q D 2 Q B 2 ′ Q C 2 ′ G_{1}=Q_{C1} ^ {'}Q_{B1} ^ {'}+Q_{C1} ^ {'}Q_{B1} +Q_{C1}^{'}Q_{B1}Q_{A1}^ {'}Q_{D2}Q_{B2} ^ {'}Q_{C2}^{'} G1=QC1QB1+QC1QB1+QC1QB1QA1QD2QB2QC2

对于南北方向绿灯的处理:

南北方向上的绿灯可以通过卡诺图化简,但更加便捷的方法是:当东西方向红灯亮且南北方向黄灯不亮时,则南北方向绿灯亮,基于此思想可以得到:

G 2 = ( R 1 + Y 2 ′ ) ′ G_{2}=(R_{1}+Y_{2}^{'})^{'} G2=R1+Y2)

©对于红灯信号的巧妙处理
对于东西方向红灯的处理:

当南北方向绿灯或黄灯亮时,东西方向红灯亮,故有:

R 1 = G 2 + Y 2 R_{1}=G_{2}+Y_{2} R1=G2+Y2

对于南北方向红灯的处理:

当东西方向灯或黄灯亮时,南北方向红灯亮,故有:

R 1 = G 2 + Y 2 R_{1}=G_{2}+Y_{2} R1=G2+Y2

1.5 信号灯译码模块

当主控电路构建完成后,根据逻辑表达式连接到相应信号灯上即可。如下图:
在这里插入图片描述

1.6 总电路及其仿真效果

电路整体搭建效果如下图:

在这里插入图片描述
相应仿真结果如下:

在这里插入图片描述
在这里插入图片描述在这里插入图片描述

基于Quartus(verilog)对于交通灯的电路设计

在介绍了multisim搭建电路实现交通灯的方法后,接下来介绍如何利用FPGA的思想去实现。

1.1 step by step
1.1.1 首先给出状态转换表(此处状态编码为S1:000;S2:001:S3:010;S4:011;S5:100,即采用最简的状态编码形式)

在这里插入图片描述
在这里插入图片描述
(注:此处设计采用最小成本法)
根据卡诺图化简可得:S2*=S1S0

在这里插入图片描述
(注:此处仍然采用最小成本法)
由卡诺图化简可得:S1*=S1S0’+S1’S0

在这里插入图片描述
(注:此处仍然采用最小成本法)
由卡诺图化简可得:S0*=S0’

1.1.2 在1中已经得到了状态转换方程,下面给出状态输出表以便求出输出方程

在这里插入图片描述
(注:LA为东西方向的灯,LB为南北方向的灯)

在这里插入图片描述
(注:此处仍然采用最小成本法) 可有:LA1=S1’S0’

在这里插入图片描述
(注:此处仍然采用最小成本法)
可有:LA0=S1S0’

在这里插入图片描述
(注:此处仍然采用最小成本法)
可有:LB1=S2’S0’+S2’S1’

在这里插入图片描述
(注:此处仍然采用最小成本法)
可有:LB0=S2

在这里插入图片描述
(注:此处仍然采用最小成本法)
可有:Movout1=S1’S0

在这里插入图片描述
(注:此处仍然采用最小成本法)
可有:Movout0=S1S0

1.1.3 门级电路图。

在这里插入图片描述

1.2 verilog 代码实现

下面给出相应代码(verilog):

timescale 1 ps/ 1 ps       // 规定时间规模与时间精度
module trafficlight (        //建立模块
input clk,
input rst_n,            //端口说明
input x,
output  reg [1:0] LA,   // 指明LA为两位reg型输出
output  reg [1:0]LB,    // 指明LB为两位reg型输出
output  reg [1:0]movout  // 指明movout为两位reg型输出

);


reg [2 : 0] state;     //创立三位数组



parameter 
			S0=0,
			S1=1,
			S2=2,            //规定参数
			S3=3,
			S4=4,
         S5=5;

always@(posedge clk or negedge rst_n)   //always块语句,括号中为敏感条件
Begin                         //begin-end语句
	if(!rst_n)            //当rst_n为0时,执行下列语句
	begin
	LA=2'b00;         //   将2位二进制数00赋值给LA
	LB=2'b00;
	movout=2'b00;      //其余类似
	state<=S0;        //进入S0状态
	end
	Else             //当rst_n为1时,执行下列语句
	case(state)       //对于不同的状态有不同的情况
	S0:             //若此时S0状态
	  begin 
   LA=2'b10;      // 将2位二进制数10赋值给LA
	LB=2'b10;
	movout=2'b00;    
	 #3;    //延时3s
		 if(x==1)    //当x为1时
		   state<=S0;  //状态跳转到S0
		 Else     //当x为0时
		   state<=S1; //状态跳转到S1
	  end
	S1:           //以下均类似
	  begin 
	LA=2'b00;
	LB=2'b10;
	movout=2'b10;
	 #30;
		 if(x==1)
		   state<=S1;
		 else
		   state<=S2; 
	  end
	S2:
	  begin
	LA=2'b01;
	LB=2'b10;
	movout=2'b00;
 #3;	
		 if(x==1)
		   state<=S2;
		 else
		   state<=S3; 
	  end  
	S3:
	  begin 
	LA=2'b10;
	LB=2'b00;
	movout=2'b01;
	 #30;
		 if(x==1)
		   state<=S3;
		 else
		   state<=S4; 
	  end
	S4:
	  begin
	LA=2'b10;
	LB=2'b01;
	movout=2'b00;
	 #3;
		 if(x==1)
		   state<=S4;
		 else
		   state<=S5; 
	  end
	S5:
	  begin 
	LA=2'b00;
	LB=2'b10;
	movout=2'b10;
	 #30;
		 if(x==1)
		   state<=S5;
		 else
		   state<=S1; 
	  end
	
	default:      //出于严谨性的考虑,其余情况均执行下列操作
	begin
	LA=2'b00;
	LB=2'b10;
	movout=2'b10;
	state<=S1; 
	end
	endcase
end


endmodule

以及测试代码:

initial                                                
begin                                                  
x=0;
clk=1;
rst_n=0;
#10 rst_n=1;
#200 $stop;                      
end                                                    
always                                                
begin                                             
#1 clk=~clk;                                          
end  

1.3 仿真效果

在这里插入图片描述
在10个时间单位之后清零端被拉高系统开始有效运行,在起初三个时间单位内,可以看出LA是10,LB是10,movout是00,即初始状态为4个方向的红灯全亮,时间3个时间单位。

在这里插入图片描述
在上述状态之后,进入下一状态,如上图,此时LA为00,LB为10,movout为10,即东、西方向绿灯亮,南、北方向红灯亮。东、西方向通车,持续30个时间单位,符合设计要求。

其余分析类似。

总结

在进行电路设计时,应该有化繁为简的思想。对于复杂电路,我们可以将其分解为相应功能模块,逐一实现,最终级联即可。

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Quartus使用入门及一些实验经验 Maxplus主要是教学使用,对于一般的教学需求,Maxplus软件可以很好的满足要求了, 但是为了以后学习的需要,还是得尝试学会使用更加专业的软件,比如Altera公司的Quartus 软件。 Quartus软件是Alter公司提供的FPGA/CPLD开发集成环境,Altera公司是世界上最大 的可编程逻辑器件供应商之一。Quartus是Maxplus的更新替换产品,其界面友好,使用方 便。在Quartus中可以完成设计输入,HDL综合,布线布局(适配),(前)仿真,下载等测 试。 Quartus软件主要有网页版订购版,都可以从Altera公司的网站上下载到。网络版相比 订购版只是少了一点小小支持,但是对我们的实验是没有任何影响的。本人使用的是Quartus 9.0订购版,大家可以在网络上查找下Quartus的crack来生成license,一般流行的都是俊龙 提供的。如果在网络上没有找到的话可以发我邮箱(yuanpuhao@gmail.com)索要。 关于Quartus软件的使用,及FPGA后续学习,个人推荐一本书《基于Alter FPGA/CPLD 的电子系统设计及工程实践》。湖大图书馆藏有这本书,是一本很好的入门书籍,图书馆藏 编号为:TP332.145。里面很详细介绍了Quartus的使用入门及一些简单的工程的建立流程, 等一些知识。 Quartus软件破解完成后,进入Quartus软件,界面如图1.(第一次登陆使用会让你选 择使用Quartus风格还是Maxplus界面风格) 图1 更具个人使用爱好,自己取舍界面需求,一般建议使用standard Quartus。在工具栏 工具栏 空白处右击,然后选择custom,然后显示如图2,选择标签toolbars,勾选standard Quartus, 确定。 图2 在custom里面有很多选项,如果都想了解,可以自己都去点选试试,那些英文都很直 观的告诉了用户对应的风格选项。 自己可以在工具栏直接右击后选择哪些显示,哪些不显示,当然那也可以通过菜单栏中 的view—>utility windows中选择。 利用快键按钮或者快捷键,可以节省自己很多操作,使自己的使用更加方便。 软件的用户界面都是很友好且相似的,Quartus的工具栏和菜单栏的使用和word是很相 像的,连新建,保存,另存为图标的样子都一样。 每一个设计项目都是以工程为单位的,里面可以包含设计图,波形图,管脚绑定,芯片 选择等信息。(就如同vc软件的工作空间这个概念) 点选工具栏中的new,新建一个工程。 接下来就是设置工程的一些基本信息。 输入完工程名字后,点选next。如果所在的文件夹下还有其他工程,Quartus会显示提 示信息,自己阅读后进行选择。 当然也可以直接点选finish,在后续的设计中,可以通过菜单栏中的Assignment进行修 改,如Device选项,修改使用的器件。 接下来是在工程中添加文件,比如自己曾经设计好的VHDL源码,原理图等或者库之 类信息。如果不要添加任何文件,直接选择next。 接下来就是器件芯片的选择。 更具实验箱上的芯片进行选择。在Device family中选择Cyclone,在Available devices 中选择EP1C6Q240C6。 点选next,让自己选择第三方软件,如ModelSim,Synplify等,不做任何修改,直接 next,最后finish,整个工程配置完成。 当我们以后再建立工程的时候,由于我们下载使用的芯片都是一样的,工程的基本信息 都是一样的,我们可以使用先前的工程的settings。 在输入工程name的时候,点选use existing project settings,选择指定的工程settings或 者上一次的工程settings,然后直接点选finish,省去了每一次新建工程都需要选择器件。 图3 建立完工程后,假使我们使用原理图的设计方案,因此新建一个block diagram,如图 4. 图4 如果我们设计一个16位计数器,选用74163芯片来制作一个简单的16位计数器。 在bdf文件的空白处双击然后在name选项中直接输入芯片名称。 插入input,output 后,连接进行布线。光标移动到线的一段后就会自动变成十字形, 表示可以进行线输入,连接完线后,如图5. 图5 为了显示清晰,可以将一些功能相同的线或者输入输出合并,即利用总线。比如将输出 端QD,QC,QB,QA合并。先将输出端连出线,然后给各线命名。直接点选中线后从键盘输入 可以看到每条线都有了自己的name。 每条线有了name后可以方便很多,比如我们进行连线的时候,就可以不必每次将需要 相连的线连上,只需取上相同的名字,编译的时候编译器就知道这些线是相连的。因此如果 采用命名的方式连接,一定要注意线的命名,不要使得不相连的线命名相同,这样就会导致 错误,请注意Quartus的编译器是不区分英文大小写的。 如果是进行总分线连接,则一定要按照规定命名。在首先分线的名字一定要一样,然后 表示哪条分线的数字一定要用[ ]括起来,否则编译无法通过。该实验中命名为 Q[0],Q[1],Q[2],Q[3],因此总线应为Q[3..0]或者Q[0..3]。最后连接一个输出端,其中输出端命 名也要注意宽度,和总线宽度保持一致。并注意输入输出端的和总线的顺序,比[3..0],[0..3] 对应是不一样的,为了自己使用的方便,一定要养成自己的总线,输入输出命名方式风格, 个人建议全部从高到低命名,并使得最低位为0,这样符合数字电路的习惯,如本例中8位 总线命名为Q[7..0],输出命名为Q[7..0]。 如果这只是自己设计的一个模块,自己可以试着将该文件编译一下。本例中memory是 顶层设计图,如果要单独编译该设计图,应点选project——set as top-level entity。如图8. 图8 点选编译的快件按键,鼠标移上去会显示:Start compilation。 对这一自己设计的芯片进行打包。点file——create——create symbol file for current file, 如图9. 图9 生成一个和设计图名字一样的bsf文件,即为打包的芯片。 在memory设计图中,双击空白处,输入cdu16(名称为刚才自行设计模块的文件名) 就可以调出自己打包的芯片,也可以双击后在project中点选,如图10. 图10 电路设计完成后,就是在此编译了,如果前面点选了别的文件为top-level entity不要忘 了设置下,把memory设为top-level entity。 在原理图的设计时,自己可以尝试用用工具栏中的各种辅助工具,比如注释工具,使得 自己的原理图更加直观易懂,如下图。 其中观察的zoom in,zoom out选项,单击是zoom in,按住shift后单击是zoom out, 当然直接右击就是zoom out,这和后面波形仿真中观察波形是一样的。 进行波形仿真,验证设计的正确性。新建一个vector waveform file,如图11. 图11 个人比较喜欢把设计图,波形图等界面单独显示,利用自己电脑windows7系统的预览 功能,切换起来十分方便,便于观察。点detach window,就可实现,如图12. 图12 然后在edit里面编辑end time和grid size。如图13. 图13 在左边name一栏双击,如下图。 点选node find。 第一次的时候有可能需要设置Filter中为Pin:all。 点选List,列出所有Pin。 选择Nodes Found中到Selected Nodes。(利用两者直接的四个按钮可以方便传送,删除) 完成后,如图14(此图我已经进行过波形仿真,顾不是原始的波形图) 图14 自己开始进行波形仿真。其中会发现总线上的信号D0,D1等信号左边符号显示的是io, (D0,D1本来的属性就是IO)这个问题后面再说。左边工具栏的功能,自己一个个点点试 试就知道什么功能了,很容易上手。第一次做波形仿真的时候有可能会遇到无法点选珊格, 需要自己小心意义,选满珊格,其实是没有勾选snap to grid。在工具栏倒数第二个键就是此 功能键,当然也可以在view里面选择,如图15. 图15 将一些类似的信号进行合并,一起选中后右击,点选group,进行合并或者拆分。在对 一些信号合并的时候,个人使用Quartus有个小瑕疵,不能命名为SW R1 R2 R3 BUS,这样 的信号名,有空格或者“【”等符号都会显示illegal node name。 对于那些名称很类似的信号合并,由于你需要重新排序,可以点工具栏最后那个按钮, 看英文你就知道选按照升序或者降序排列,默认的是升序,由于波形仿真需要一般都选 descenting。 点选波形仿真的快捷键。 波形仿真中有个需要注意的是,波形图的名称一定要与你所在的工程名相同。因为波形 仿真是和编译后的文件关联的。因此如果你在设计16位计数器的时候进行了波形仿真来测 试是否符合要求,如果想保留此波形图,请save as其他名称,因为后面进行memory的波 形仿真图的时候,会把原图覆盖。如果不取和工程名相同名称的波形图名称,将无法进行波 形仿真。 波形仿真完后,出来一个类似波形仿真对话框的界面,他的label 名称为:simulation如 图16. 图16 会发现该波形图比原波形图多出了8个信号,正好与原来波形图中的双向信号对应,只 是多了个后缀result。这正是你要总线输出信号。你可以试着去修改波形图(其实修改不了, 所以我一般随便双击一段波),会弹出对话框如图17. 图17 点选I want那个选项。然后出现一个对话框,点yes,发现自己创建的波形图变了。两 个英文对话框的意思就是我要重修原来的input file,你点了修改了,系统检测到你点波形图 已经改变了,因此询问你是否替换成修改后的波形图,点yes后就发现自己原来的波形图上 也多出了那几个信号。将这些信号排序组合,命名,如图18. 图18 你会发现波形仿真的结果原来的总线信号还是处于高阻态信号,后来出现的信号显示了 你预期的结果。这个时候注意,原来那些高阻态的信号不能删除,如果删除波形仿真会出错。 (不信可以自己试试,到底哪里会错误)为了避免影响自己观察,既然已经将他们打包了, 把他们放在波形仿真末尾,不碍着自己。 在设计的过程中,如果通过波形仿真发现问题错了,得修改电路图。如果没有改变顶层 的输入输出,如只改变了内部连线,则直接点波形仿真好了,不用再次重新建立波形仿真图。 同样,如果打包的芯片内部连线改变了,只用去修改下内部的连线就可以了,重新编译一下。 但是如果某个打包的芯片需要改变输入输出,那么只能将该芯片重新create symbol file for current file了,将原来的bsf文件覆盖了。不然编译的时候会显示被改变的输入或者输出端 与原来的不符合。在顶层芯片图中,也需要右击该芯片,然后选择update symbol or block。 如图19. 图19 三个选项自己英文都能够看懂,更新后引脚的位置有可能改变了,自己需要注意下,然 后重新连接正确。重新编译。 得到正确的波形图后,写实验报告的时候需要对波形图进行说明,此时点选A工具, 进行注释十分方便。 波形仿真正确后,需要进行下载电路的设计(有些图甚至不需要添加外围下载电路), 然后进行只需进行管脚绑定了。 点选Assignment->Pin Planner 只需在管教的location 选项直接输入管教的数字,就可以很简单的绑定了。 管教绑定后结果如图20. 图20 管脚绑定完再次编译,自己可以看到原来的设计图中的输入输出旁边都会显示已经绑定 好的管教,非常直观,便于自己观察。如图21. 图21 下载: 点选tools->Programmer 第一次有可能使用Hardware Setup。(本人使用的USB下载,写此文时未接上所以显示 No Hardware。实验室的下载线使用的都是并口下载线(有个学长做好了USB下载线,不知 道有没有广泛使用)。Mode选择JTAG,选中sof文件后就可以start了。) 关于下载的一些经验: 每个人都有自己的下载习惯,根据我们实验需要,我们可以养成自己的下载习惯。由于 下载需添加下载电路,万一我们要仿真原来的设计图就显得麻烦了,因此个人建议,在工程 所在的文件夹下再次新建一个工程,然后将原来的设计文件全部add all进去。(在工程建立 的时候那个add file步骤,也可以点选Project->Add/Remove Files in Project进行操作)如图 22 图22 将原来的顶层图打包,作为下载的一个模块,然后添加下载电路。如下图所示: 由于我们下载经常要用到一些下载辅助模块,如扫描电路,消抖电路,7端译码器,可以专 门新建一个文件夹保存这些设计文件,然后在Project中add就可以。然后依次生成对应的 bsf文件(即打包,bsf 文件必须在工程所在的文件下),添加到下载电路中。 管脚绑定也可以利用tcl 命令来完成,我们做实验的时候要反复用到数码管的下载,数 码管的绑定每次都是一样的,而且我们都是用自己设计的扫描电路和7段译码器,因此我们 可以利用tcl命令来简化我们自己的绑定。一种比较省事的办法就是在第一次使用Pin Planner 后,点选file->export,导出文件类型选择tcl。 查看tcl 文件,我们可以看到里面的信息如下: # Copyright (C) 1991-2009 Altera Corporation # Your use of Altera Corporation's design tools, logic functions # and other software and tools, and its AMPP partner logic # functions, and any output files from any of the foregoing # (including device programming or simulation files), and any # associated documentation or information are expressly subject # to the terms and conditions of the Altera Program License # Subscription Agreement, Altera MegaCore Function License # Agreement, or other applicable license agreement, including, # without limitation, that your use is for the sole purpose of # programming logic devices manufactured by Altera and sold by # Altera or its authorized distributors. Please refer to the # applicable agreement for further details. # Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version # File: E:\code\computer system\cpu design\result\memory\mem_download.tcl # Generated on: Thu Dec 24 19:08:02 2009 package require ::quartus::project set_location_assignment PIN_184 -to q[2] set_location_assignment PIN_183 -to q[1] set_location_assignment PIN_182 -to q[0] set_location_assignment PIN_29 -to scan set_location_assignment PIN_186 -to y[6] set_location_assignment PIN_187 -to y[5] set_location_assignment PIN_188 -to y[4] set_location_assignment PIN_193 -to y[3] set_location_assignment PIN_194 -to y[2] set_location_assignment PIN_195 -to y[1] set_location_assignment PIN_196 -to y[0] set_location_assignment PIN_116 -to CLR_INDATA set_location_assignment PIN_115 -to EN_INDATA set_location_assignment PIN_152 -to CLK_COUNT set_location_assignment PIN_117 -to 161ar set_location_assignment PIN_105 -to 161pc set_location_assignment PIN_118 -to ldar set_location_assignment PIN_28 -to H set_location_assignment PIN_107 -to pcclrn set_location_assignment PIN_108 -to memenab set_location_assignment PIN_113 -to rd set_location_assignment PIN_114 -to we set_location_assignment PIN_106 -to pcload set_location_assignment PIN_123 -to pc_bus set_location_assignment PIN_124 -to sw_bus set_location_assignment PIN_122 -to reset set_location_assignment PIN_64 -to T3 保留我们所要的下载信息: package require ::quartus::project set_location_assignment PIN_184 -to q[2] set_location_assignment PIN_183 -to q[1] set_location_assignment PIN_182 -to q[0] set_location_assignment PIN_29 -to scan set_location_assignment PIN_186 -to y[6] set_location_assignment PIN_187 -to y[5] set_location_assignment PIN_188 -to y[4] set_location_assignment PIN_193 -to y[3] set_location_assignment PIN_194 -to y[2] set_location_assignment PIN_195 -to y[1] set_location_assignment PIN_196 -to y[0] 以后每次进行下载的时候,只需在Project中添加该tcl 文件,然后点选菜单栏tools->Tcl Scripts 然后选择Project中的那个tcl 文件,点选Run,即运行下这个tcl 命令。当我们去查看 原图的时候,会发现那几个数码管的下载管教已经成功绑定了。其余的利用Pin Planner可 以快速绑定。 p.s:一些补充的内容 1.关于Quartus使用 去图书馆借阅一本Quartus的书,很多书籍都有介绍如何入门使用,而且写的很详细。要学 会充分利用图书馆的书籍资源。 Quartus的使用和其他软件一样,完全是孰能生巧。比如放大缩小,自己可以使用鼠标的单 击,右击,其实还可以通过ctrl键和鼠标的滚轮结合使用。如果你不知道某项操作,一种方 法是在他人寻求帮助,找有经验的人,而Google恐怕是每个人最好的老师。还有一种办法 就是自己去尝试。毕竟很多软件做的都是很人性化的,作者设计的软件是很为用户考虑的, 而且通过那些选项的英文提示,我们就很容易完成我们所设想的事情。比如要用到建立mif 文件,你会发现无法填入16进制数,他会提示你请输入十进制的数,这个时候就知道他默 认的是10进制,因此你第一个想到的就是采用16进制,自己右击一下就会发现有地址和内 容的16进制选项了,我们要学会自己去尝试,一个软件很大,不可能全部由别人来告诉自 己怎么使用,自己也会养成自己使用软件的习惯和窍门。 2.HDL语言 实验中的下载模块,我们尝试着使用VHDL或者Verilog来完成设计,你会发现很简单使用。 不管是使用原理图还是HDL语言,我们都可以在顶层框图导航,右击 locate in RTL viewer, 查看编译后的RTL图。为了进一步学习,应当熟练掌握HDL描述语言,在工业界以Verilog 占主导地位。查看RTL如下: 选择完后显示如下: RTL查看的好处有很多,很方便自己排错,如果你是图形输入,可以很轻松的检查线是否 存在连接错误。(光标移动到某根线就知道为什么了) 3.例化原件 本人做的时候也遇到过这种问题,自己在使用VHDL完成课程设计的时候,自己使用语言 写了一个存储器,结果编译的时候过了,但是综合的时候出错,显示逻辑单元不够,在后来 的学习当中,知道了这个是Quartus综合工具的问题,因为他不够智能。在我们每次编译完, 我们可以看到编译信息,使用了多少逻辑单元,使用了多少存储资源。Quartus综合的时候 将我们的语言使用逻辑单元来实现,因此逻辑单元被全部用光。解决的办法有两个:使用第 三方综合工具,例化原器件。 点选菜单栏的tools->MegaWizard Plug-in Manager,如下图: 会显示对话框如下: 点选next 在左边的方框中选择Memory Compiler->RAM:1-PORT,右半部分第一个是Cyclone芯片选 项,自己选不同的Device family可以看到左边有些资源就不可以例化,因为每个芯片的ip core不一样造成的,比如我们的Cyclone芯片就有两个pll让我们调用,第二个选项选择例 化语言:VHDL,AHDL,Verilog HDL,然后选择例化后的文件名极其位置,点选next,进 行存储字的大小,线宽等选项。 可以如果还需要更加详细的参数设置,只需next下去,当然可以直接finish,利用默认的参 数。 我们可以看到可以有很多原件可以让我们调用,就如同图形输入的元器件库。 4.第三方软件 当我们熟练掌握了使用Quartus后,可以试着尝试使用第三方软件来完善我们的工程, 有些第三方软件确实比Quartus自带的工具强大,如用于仿真的Modelsim,用于综合的 Synplify,而且这些软件和Quartus软件都能很方便的配合使用。 新建工程的向导当中就有一步是选择第三方软件,我们起初选择的默认参数,即都没有 使用,当我们熟练使用后就可以试着通过调用第三方软件来实现。 ModelSim可以进行前仿真,也可以进行后仿真。(前仿真即功能仿真,不考虑延时等器 件性能,后仿真即模仿实际情况的仿真,Quartus也可以实现,在仿真的opinion选项里有勾 选是否考虑器件等因素),ModelSim的仿真功能还是很强大的。 Synplify软件是一款很流行的综合软件。就比如前面的存储器,如果自己用语言描述, Synplify的综合就知道调用存储单元来实现该功能,Synplify的好处有很多,对于逻辑资源 的节省是其一大特色。Quartus的编译,综合 完成后会显示消耗的资源,如果通过Synplify 综合,逻辑资源有时候能节省很多。Synplify软件和Quartus软件能够很好的配合使用,可 以通过Synplify软件调用Quartus软件,也可以通过Quartus软件调用Synplify软件。

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