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RSS订阅转载 使用vivado进行逻辑开发时，进行到Generate Bitstream时报错
使用vivado进行逻辑开发时，进行到Generate Bitstream时报错，如下：:[Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 4 out of 142 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a u
2017-12-31 16:07:06
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转载 PCB六层板的叠层--假八层结构的陷阱
参考博客：http://blog.csdn.net/qijitao/article/details/515056111.什么是假八层？ 我们常规的六层板叠层，是L2-3一张芯板(core)，L4-5(core)一张芯板，其它的用PP加铜箔,最后压合在一起而成的。如图一所示。 图一 但是六层板板厚在1.6mm及以上时，如果要进行常规阻抗控制（单线50欧姆，差分100欧姆），在层叠上
2017-12-25 10:40:21
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原创 windows vs2013~2015 MS-MPI v8.1 环境配置
授之于鱼不如授之于鱼，这里只以以下为例，具体其他版本在官网上会有相关的文档，我会放出具体的流程！MPI 在Windows10 上安装，使用VS2013编译生成可执行程序参考博客：https://www.cnblogs.com/leijin0211/p/6851789.html系统环境： Windows10 （Windows7及以上均可以） 64bit VS20151. 下载并安装MPICH
2017-12-20 21:56:40
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原创 屏蔽电缆的接地方式
1. 屏蔽电缆技术特性 随着电力系统容量的增加和自动化水平的不断提高，现在电力系统的二次设备已经广泛的使用集成电路型或微机型的保护装置，这些保护装置的应用对提高系统的稳定运行是很有用的。但是相应的也提出来一些新的问题。比如因为微机保护装置都是采用的电子元件，单片机来构成的，而它是运行在高电压的环境下，这就有如何来抗电磁干扰的问题。而以前的常规电磁式保护装置受这方面的影响就不是很明显。
2017-12-03 21:38:37
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原创 Verilog序列检测器-两例
1 序列检测器在数据通讯，雷达和遥测等领域中用与检测步识别标志。它是一种用来检测一组或多组序列信号的电路。例如检测器收到一组串行码｛1110010｝后，输出标志1，否则，输出0。 考查这个例子，每收到一个符合要求的串行码就需要用一个状态进行记忆。串行码长度为7位，需要7个状态；另外，还需要增加一个“未收到一个有效位”的状态，共8个状态；S0~S7，状态标记符的下标表示有几个有效位被读出。
2017-12-03 21:23:56
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原创 海康、华为、中兴、联影...找工作记录
找工作的任务也已经结束，简单记录下自己近四个月的找工作之旅。 整个过程大约持续了四个月，实际肯定没有投入那么长时间的精力，只是在自己选择的过程中又花了很长时间学习新的东西，以便自己能进入新的行业。如果你有自己的方向和很强烈的意向公司，就直接看我对公司的评语吧（其实是面经，哪有资格评判公司啊，哈哈）。2017/10/23 10:15:04 首先本人双211小硕，专业方向是机械电子，硕士期间主要做
2017-12-01 22:40:15
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xapp623-FPGA电源设计应用指导
2018-07-18
基于FPGA的深度学习加速器设计与实现
2018-06-25
OpenMIPS快速入门手册（实践版）
2017-09-11
FPGA知识图谱-PDF格式
2019-03-11
FPGA知识图谱-SVG格式
2019-03-11
System Generator实现CORDIC算法工程文件
2018-11-05
基于FPGA的CORDIC算法实现-Vivado Verilog
2018-11-01
基于VIP_Board Big的FPGA入门进阶及图像处理算法开发教程-V3.0
2018-10-18
LogicLock技术资料
2018-09-11
Tcl_Tk入门经典（第2版）
2018-09-05
空空如也
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