数字电路设计题目:病房呼叫系统的FPGA实现。实现了题目要求:支持呼叫记忆功能,有呼叫优先级,护士值班室可给予病房呼叫响应信号。
使用verilog语言
在QuartusII下实现
文工程没有调用IP核,都是自己设计的代码文件,可以用于ISE,vivado等开发工具下使用
下面是工程顶层模块代码部分截图:
顶层模块代码:
module SRCall(clk,rst_n,rea_1_n,sin_8_n,request,alarm_clk,ds_shcp,ds_stcp,ds_data);
input clk,rst_n;//systerm reset
input rea_1_n;//reaction for request
input[7:0] sin_8_n;
output request;
output alarm_clk;
output ds_shcp,ds_stcp,ds_data;
wire[7:0] rea_8_n;
wire[7:0] sin_8_n;
wire[7:0] sout_8;
wire[7:0] I;
wire[3:0] Y;
wire request;
/*latch L1(
.clk(clk),