基于FPGA的IIR滤波器设计,使用VHDL语言。
本设计是毕设,包括论文
下面是论文目录截图:
各模块VHDL程序
时序控制模块程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity control is
port( clk,res:in std_logic;
基于FPGA的IIR滤波器设计,使用VHDL语言。
本设计是毕设,包括论文
下面是论文目录截图:
各模块VHDL程序
时序控制模块程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity control is
port( clk,res:in std_logic;