基于FPGA的64位8级流水线加法器

芯作者

已于 2022-07-27 20:08:50 修改

阅读量1.3k

点赞数 1

分类专栏： D1：verilog设计文章标签： fpga开发

于 2022-07-27 20:00:45 首次发布

本文链接：https://blog.csdn.net/QQ_778132974/article/details/126022133

版权

D1：verilog设计专栏收录该内容

124 篇文章 ¥29.90 ¥99.00

订阅专栏

超级会员免费看

本文介绍了如何使用Verilog在Quartus环境下设计一个64位8级流水线加法器。加法器将64位数据分为8个8位部分并逐级运算，经过8个时钟周期后输出最终结果。文章包含完整的工程文件、说明文档和仿真步骤。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

使用verilog实现，qurartus下创建工程和仿真；
原理说明
64位8级流水线加法器，即是将64位拆成8个8位进行运算，最后将8个8位运算的结果相加得出最后的和和进位位。采用8级流水线进行加法运算，则从第一次输入两个加数的第一个时钟起，需要第8个时钟周期对应的和才输出来，之后源源不断的输入加数，则和也不断的输出，如下图所示：
请添加图片描述

8级流水线需要将加法运算拆分成8个时钟周期来完成，每个时钟周期需要将前面计算得到的和、还未进行计算的加数进行缓存，由此，比如第1个8位计算得到的和就需要缓存7次，第2个8位计算得到的和就需要缓存6次，以此类推。同时，还要将未进行计算的加数进行缓存，比如[63:56]这个8位就需要缓存7次，[55:48] 这个8位就需要缓存6次。

第1个时钟周期：计算第1个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数
第2个时钟周期：计算第2个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数
第3个时钟周期：计算第3个8位的和，并加上前一个的进位位。缓存前面