【校招Verilog进阶挑战】 计数器篇：VL26 简易秒表

已于 2022-08-03 14:41:24 修改
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分类专栏： # 校招Verilog篇刷题（含面试手撕代码） 文章标签： fpga开发 Verilog 校招
于 2022-05-18 01:38:42 首次发布
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本文链接：https://blog.csdn.net/ReCclay/article/details/124834050
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本文介绍了如何用Verilog HDL设计一个简易秒表模块，该模块具有second和minute两个输出，second从1到60循环计数，每满60次，minute加一，直至minute达到60并停止计数。同时提供了模块的接口信号图和testbench验证方法。
摘要由CSDN通过智能技术生成

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题解

描述
请编写一个模块，实现简易秒表的功能：具有两个输出，当输出端口second从1-60循环计数，每当second计数到60，输出端口minute加一，一直到minute=60，暂停计数。

模块的接口信号图如下：

在这里插入图片描述

在这里插入图片描述

请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述：
clk：系统时钟信号
rst_n：异步复位信号，低电平有效

输出描述：
second：6比特位宽，秒表的秒读数
minute：6比特位宽，秒表的分读数

题解

`timescale
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