XILINX PCIE DMA/Bridge Subsystem for PCI Express （XDMA）笔记

前段时间在公司项目中调试了PCIE，正好做一个总结，那些介绍XDMA、PCIE之类的多余的东西网上能搜到很多，我这里就不多说。我写的只是自己的一些想法，以及自己的设计思路。

同每一个刚开始调试PCIE的人一样，作为初学者大家都是先去网上搜集大量的资料学习，我也搜集了很多，看完之后其实还是有点泪崩，不知道怎么做。

在Vivado的IP Catalog中我们可以看到有三个可用于PCIE控制的IP核，其中第三个IP使用起来是最简单的，是将PCIE快速应用到项目中的最好的选择。

打开第三个IP核配置界面如下：

Mode： 配置模式， 选择 Advanced 高级配置

Lane Width：根据硬件选择支持 X1 、X2、X4

Max Link Speed： 选择 5.0GT/s 即 PCIE2.0

Reference Clock ： 100MHZ， 参考时钟 100M

DMA Interface Option： 接口选择 AXI4 Stream或者AXI，因为我的项目中接口不是AXI4接口，所以我选择了AXI4 Stream

AXI Data Width： 128bit， 即 AXI4 数据总线宽度为 128bit

AXI Clock ： 125M， 即 AXI4 接口时钟为 125MHZ（如果有125M和250M供选择的话，在带宽允许的情况下，建议选择125M的，可以避免综合实现后出现IP核内部时序不收敛的情况出现），我在项目调试的初期选用的250Mhz，整个工程搭好综合实现就出现了IP核内部时序问题，无赖只好降低时钟到125Mhz）

AXI-Lite Slave Interface：我们不勾选，因为XDMA的所有寄存器都由PS端配置，fpga用户逻辑这边不做任何的操作

PCIE ID配置里面的参数我们选择默认参数即可

PCIE BAR 配置，这个配置比较重要！！！

PCIE to AXI Lite Master Interface：不勾选 ， 我们不使用这个接口来访问用户逻辑，如果有人看过《PCIE_xdma教程_LINUX.pdf》这个pdf文档的话，应该知道这个文档里讲的是使用这个接口来进行访问用户逻辑，而不使用DMA Bypass 接口，我刚开始也是参照这个文档使用这个接口，但是后面在使用的时候发现了问题，这个接口的数据输出是经过XDMA内部过滤的，也就是说这个接口出来的地址并不是所有的都能给用户使用，有部分地址是用来对XDMA的寄存器配置使用的，容易造成用户地址和配置地址混合，如果用户地址只有几个十几个还好，要是有几十上百个的话，这个接口并不实用。