PCIE学习笔记（四）Xilinx FPGA PCI Express 硬核配置

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2.3.2 配置核IP生成

2.3.2.1 Base模式

2.3.2.2 Advanced模式

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本文主要介绍Xilinx 7系列FPGA的 IP 核配置与应用，使用的工具版本为VIVADO 2019。

2.3.2 配置核IP生成

打开VIVADO工具，点击 IP Catalog 搜索“PCIE”,双击打开”7 Series Integrated Block for Express(3.3)”.在7系列的PCIe IP核的配置包括两种模式：Base模式和Advanced模式，接下来我们主要介绍这两种模式的页面配置。

2.3.2.1 Base模式

Base模式的配置页面如下。该模式用来定义IP核的基本参数，包括组建名称、通道数和链路速率。

• Basic 页面设置详解

在Mode中选择Basic。

Device /Port Type：选择终端模式还是Root Port模式。

PCIe Block Location：选择PCIe所在quad，该选择会生成特定的引脚和区域约束文件和引脚分配。

Xilinx Development Board：选择Xilinx开发板来生成开发板专用的约束文件，比如可以选择官方的KC705 REVA开发板。

Silicon Revision：选择Silicon版本，有Initial_ES或者GES_and_Production。

Number of Lanes：通道数。

Maximum Link Speed：最大的链路速率。

AXI Interface Frequency：AXI接口速率。也是用户的时钟速率。推荐使用默认的速率。参见下图。

1.        接口的数据位宽为静态选择的，不能通过动态链路的更改而改变。

2.        Artix-7设备不支持250MHz。

AXI Interface Width：AXI接口的数据位宽。

Reference Clock Frequency：参考时钟频率，请根据sys_clk提供的参考时钟的频率进行选择。

Tandem Configuration：Tandem配置方式，分为None，PROM和PCIe三种。Tandem支持的设备有K325T，K410T，K420T，V485T和K160T。

PIPE Mode Simulations：管道模式仿真。该选项组提供了三个单选按钮，用来选择两种仿真机制中的一种。

1.        None：不启用仿真的PIPE模型。（默认）。

2.        Enable Pipe Simulation：该选项产生一个连接到IP核的用来仿真的PIPE接口。该选项适用于终端和Root Port模式，并且只有在配置了Shared Logic （clocking） in example design option。才能被选中。

3.        Enable External PIPE Interface：该选项使用了外部第三方的总线功能模块（BFM）连接到PIPE接口。

Enable External Startup Primitive：启用STARTUP元件。

Enable External GT Channel DRP: 启用额外的GT和DRP 端口