使用PlanAhead查看Virtex-7系列FPGA的底层架构

FPGA整体架构

下图是FPGA架构的一个整体架构图，可见，Virtex-7系列的FPGA分为20个时钟域（Clock Region），左侧从X0Y0到X0Y9，右侧从X1Y0到X1Y9，命名方式为：X后面的数字表示列，从0开始到1，总共两列；Y表示行，后面的数字从下网上计数，依次为0,1，...，9，总共10行。

每个时钟域的长度度为FPGA板子的一半，高为大约为48个CLB的高度。

 

让后我们放大其中一个时钟域来看看（X0Y0）：

上图可见，放的还不够大，但已经开始呈现出一些阵列状的东西了。继续放大：

可见，整齐分布了大量的CLB，即可编程逻辑块，还有BRAM，也就是块RAM：