FPGA笔试题解析（一）

最新推荐文章于 2024-08-07 22:22:47 发布
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分类专栏： # IC/FPGA校招笔试题分析
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1、简述ASIC设计流程，并列举出各部分用到的工具？

说实话，半路出家，没弄过ASIC，但是经常遇到ASIC与FPGA开发做比较的题目，不得不主动了解下ASIC：

ASIC全称： Application Specific Integrated Circuit，是一种为专门目的而设计的集成电路。

现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash的存储单元和其他模块. 这样的ASIC常被称为SoC(片上系统)。

FPGA是ASIC的近亲，一般通过原理图、

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FPGA笔试题解析（二）
Reborn Lee
02-24 4969
1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似的系列文章，参考自《FP...
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1.我是文本 红色red2.我是文本 蓝色3.我是文本 粉红4.我是文本 紫色5.我是文本 黑色6.我是文本 橙色7.我是文本 Navy8.我是文本 绿色9.我是文本 DarkTurquoise10.我是文本 Lime。
fpga面试笔试题目大全（附带详细答案）
03-22
某知名fpga培训内部资料外漏。一共70道有关fpga笔试面试的题目，每道题均附带答案解析。自己也是一步一步走过来的。想从事fpga开发的工程师们可下载。绝对不后悔！
数字IC/FPGA校招宝典--笔试题（二）
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08-07 535
这里的异步电路，指的应该是跨时钟域同步器那一级的路径，该如果没有特殊走线长度等要求，是可以设置false path的。这种检查的目的是为了保证复位释放的时刻能早于时钟沿并且保持到时钟沿到来（recovery，恢复），并且保证复位置位的时刻能晚于时钟沿一段时间（removal，清除），以此来避免复位释放的时候出现亚稳态。可综合代码中，除了for语句中的循环变量可以定义为integer型以外，所有变量和信号都只能为wire或reg型，不能定义为整型，实数型，无符号型，realtime型和time型。
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行舟人的博客
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08-14
某知名fpga培训内部资料外漏。一共70道有关fpga笔试面试的题目，每道题均附带答案解析。
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FPGA笔试题解析（三）
Reborn Lee
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1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿敏感，检测到上升沿或下降沿触发瞬间...
FPGA笔试题目总结
10-30
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全新fpga笔试100题
12-17
fpga笔试100题，非面试宝典100题，word文档，覆盖面比较广的系统，在学习的过程中，能够明显的提升自己对fpga的认知，特高设计技巧
FPGA笔试题及答案总结.pdf
04-21
FPGA笔试题及答案总结，17页，有答案
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FPGA逻辑题笔试（一）
小灰灰的FPGA的博客
02-23 3773
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FPGA笔试题集锦（血的教训）
weixin_30487201的博客
09-16 4049
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什么是寄生元件效应
weixin_30867015的博客
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FPGA笔试面试题目记录
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