遇见BUG（2）去掉你的增量编译使能！

在使用Verilog进行项目开发的时候会遇到各种各样的错误，语法错误还好，容易排查，但是遇到了逻辑错误以及其他隐形的错误总是让人头大，下面这个问题，用一种非人类语言提示的错误，着实让人望而生畏，不过也并非不能解决，这得益于前人遇到过这种问题，并给出了解决方案，见文末参考链接。

行为仿真时错误提示：

[VRFC 10-3032] 'xbip_pipe_v3_0_5.xbip_pipe_v3_0_5_viv_comp' failed to restore

[VRFC 10-213] Registering Dependencies Error: The primary unit 'xbip_pipe_v3_0_5_viv_comp' could not be found during restore

这些莫名其妙的东西，代码中肯定是没有的，定位到IP核的问题。

https://www.xilinx.com/search/support-keyword-search.html#q=E=&B=&T=VRFC%3A10-3032

搜索解决方案：

Re: Vivado 2018.3 IP core simulation error

Please try this once:

In Settings of Vivado GUI, you can find IP project setting. Disable the option " Use Preco