Verilog语言中最常用的数据类型不外乎是wire、reg和parameter这几个了。经常有同学不能够确定自己添加的数据该用reg型，还是wire型，本文就来帮大家梳理一下：
首先回忆一下很多教科书上会有的解释：
“输入端口：从内部来讲，输入端口必须为wire型，从模块外部来看，输入端口可以连接到wire型或者是reg型的变量；”
“输出端口：从内部来讲，输出端口可以是wire型，或reg型，从外部来看，输出端口必须接到wire型的变量。”
为什么会有这样的说法呢，如果你理解了FPGA内部构造可能就会觉得道理显而易见，再简单不过。
我们可以把wire就理解成一根线，把reg看做一个逻辑判断块的输出（reg只能在逻辑块中被赋值），这样就好理解了。
对于输入来说呢，从内部看，肯定只有线才能引到模块内部，所以内部肯定只能是wire型，而从外部看是一个线头，这个线头可能会连到外部中的一个逻辑输出，这个输出既然是逻辑模块输出，所以不光可能是wire型，也可能是reg型； 对于输出来说，逻辑运算是在模块内部发生的，可能会把一个逻辑块的reg型数据输出出来，再由模块外部的线头连出去，所以从内看二者都有可能，从外看一定是一根线帮助这个模块把信号传出去，只能是wire型。
希望能够帮到你！！！
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