FPGA实验3：计数器、波形仿真、SignalTap

最新推荐文章于 2024-05-11 21:31:53 发布

Sep_Young

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分类专栏： fpga入门及quartus-ii使用教程-内部资料文章标签： fpga

本文链接：https://blog.csdn.net/Sep_Young/article/details/78577844

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本文介绍了两个FPGA实验，分别设计了两种不同逻辑的计数器。第一个计数器从0到17计数，当计数值达到17时，OV输出1；其余情况输出0。第二个计数器在计数范围0-8时OV输出0，9-17时输出1。每个实验包含子模块代码、原理图、RTL视图、仿真波形和SignalTap验证波形的详细步骤。

摘要由CSDN通过智能技术生成

实验一：设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽。

1、例化的子模块代码

module cnt_0to17(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [4:0] CNTVAL;
output OV;

reg [4:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL >= 17)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CN