FPGA实验4： 时间基准电路和带使能的多周期计数器

说明：

• 实验一：设计时间基准电路和带使能的多周期计数器，要求后级计数器的计数范围改为0-15，再将计数器的0-15计数值经过译码，在DE0 的 HEX LED上显示成0-9-A-F的十六 进制数

1、 例化的子模块代码

// 时间基准计数器 
module cnt_sync(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [32-1:0] CNTVAL;
output OV;
parameter MAX_VAL = 25_000_000;
reg [32-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL >= MAX_VAL)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CNTVAL) begin
  if(CNTVAL == MAX_VAL)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule   

// 0-15计数器
module cnt_en_0to15(
  CLK   ,   // clock
  CNTVAL,   // counter value
  EN    ,
  OV    );  // overflow
input CLK;
input EN;
output [4-1:0] CNTVAL;
output OV;

reg [4-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(EN) begin  // work enable
    if(CNTVAL >= 15)
      CNTVAL <= 0;
    else
      CNTVAL <= CNTVAL + 1'b1;
  end
  else
    CNTVAL <= CNTVAL ;  // hold same value
end

always @ (CNTVAL) begin
  if(CNTVAL == 15)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule  

// 7段译码器
module bcd7seg (Y,A); 
 input [3:0] A ;
 wire [3:0] A ;
 output [6:0] Y ;
 wire [6:0] Y ;
 assign Y =~Y_r;
 reg [6:0] Y_r; 
     always @(A)begin
         Y_r = 7'b1111111;
         case