FPGA入门实验-DE0-实验三-计数器、波形仿真、SignalTap

一、实验任务

1. 参照代码，设计一个0-17的计数器，当 计数值为17的时候，OV输出1，其他输出0， 注意设定合理的信号位宽。
2. 针对以上计数器，修改输出逻辑，当计数值为0-8时，OV输出0,9-17时OV输出1 ， 用SignalTap验证 ， 尝试并思考，如果时钟是50MHz，把OV接 到一个LED上，能看见什么现象，为什么？

二、实验例程 

新建BDF文件，编写0~9计数器rtl代码，并且在BDF文件中放置。

module cnt_0to9(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [4-1:0] CNTVAL;
output OV;

reg [4-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL >= 9)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CNTVAL) begin
  if(CNTVAL == 9)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule   // module cnt_0to9

BDF文件 

观察RTL文件，并观察计数器模块内部电路

对计数器进行波形仿真

为什么会有毛刺？

答：可能是由于布线产生不同延时的异步电路。

用SignalTapII捕捉观察数据

三、任务一：设计一个0-17的计数器，当 计数值为17的时候，OV输出1，其他输出0。

第一步，新建bdf文件，编写0-17的计数器RTL代码，并放置在bdf文件中

module cnt_0to17(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [4-1:0] CNTVAL;
output OV;

reg [4-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL >= 17)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CNTVAL) begin
  if(CNTVAL == 17)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule   // module cnt_0to17

观察RTL和内部子模块构造

波形仿真

SignalTap验证

任务二：修改输出逻辑，当计 数值为0-8时，OV输出0,9-17时OV输出1

直接修改rtl文件代码

module cnt_0to17(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [5-1:0] CNTVAL;
output OV;

reg [5-1:0] CNTVAL;
reg OV;


always @ (posedge CLK) begin
  if(CNTVAL >= 17)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CNTVAL) begin
  if(CNTVAL >= 0  && CNTVAL <=8)
    OV = 1'b0;
  else
    OV = 1'b1;
end

endmodule   // module cnt_0to17

波形仿真验证

分配OV引脚

Singaltap

上板子观察OV

最终发现OV常量，是因为50Mhz频率太高，肉眼分辨不出。