同步时钟亚稳态问题 的解决方案

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之前讲到了亚稳态问题和成因，此处讲如何解决同步电路中亚稳态问题的解决方法。

从STA公式$(a)$和$(b)$就可以看出端倪了，重写如下

$$T_{setup}^{UFF1}<T_{clk}+T_{clk2UFF1}-(T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02UFF1})\text{\hspace{1em}(a)}$$

$$T_{hold}^{UFF1}<T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02UFF1}-T_{clk2UFF1}\text{\hspace{1em}(b)}$$

两个式子中
$T_{setup}^{UFF1}$、$T_{hold}^{UFF1}$和$T_{CK2Q}^{UFF0}$是触发器自身特性无法改变
$T_{clk}$是同步时钟，与电路无关
剩余的量就是引起同步电路亚稳态的原因了

1. 组合逻辑 $T_{UFF02UFF1}$

从上述公式可以看出，组合逻辑会影响建立时间和保持时间的满足。

不仅如此，在满足建立时间和保持时间的前提下，组合逻辑与时钟频率$T_{clk}$有关联。

还记得下面这个式子嘛

$$T_{clk}>\underset{(i,j)存在时序路径}{\max }(T_{setup}^{UFFj}+T_{CK2Q}^{UFFi}+T_{UFFi2UFFj}+T_{clk2UFFi}-T_{clk2UFFj})\text{\hspace{1em}(c)}$$

真正对右式起关键作用之一的就是组合逻辑$T_{UFFi2UFFj}$

1.1. 流水线设计

也是pipeline，意思非常简单，就是在冗长的组合逻辑中加入多级触发器，这样每个$T_{clk}$两个触发器之间走过的组合逻辑路径就会减少，就可以减小$T_{clk}$提高系统工作频率。

例如有一家咖啡吧有客人ABCDE依次排队买套餐。
一般为客人供给食物的策略是：员工甲放个盘子，员工乙装上薯条，员工丙放上豌豆，老板最后配上 一杯饮料，完成对客人A的服务，然后再服务下一位客人B服务，顺序依次。
但是这样的策略有个问题：员工甲给了客人盘子之后，就一直闲着直到该客人套餐购买完全结束，才 为下一个客人服务。其他员工同样存在相同的问题
而pipeline的策略是：在甲为客人A放完盘子之后，为客人B放盘子，再为客人C放盘子，直到客人E。其他员工也是这样的策略。

举加法器的例子，我们分别代入$(c)$式计算

不使用流水时：

$$T_{clk1}>T_{setup}^{FF}+T_{CK2Q}^{FF}+3\cdot T_{adder}+\max (T_{clk1skew})$$

使用流水时：

$$T_{clk2}>T_{setup}^{FF}+T_{CK2Q}^{FF}+T_{adder}+\max (T_{clk2skew})$$

分析一下流水设计带来的变化

● 时钟频率 增加

从公式中可以看出，是用流水后加法器减少了。因为各触发器离得更近了，时钟偏斜也有所减缓，因此系统工作频率可提高。

● 吞吐率 增加

流水线引入后也是每个时钟周期输出一个结果，但是由于时钟频率的增加，使得吞吐率也增加

● 延迟 增加

此处的延迟是指一个数据从输入到输出的总时间

引入流水之前，延迟为$T_{clk1}+T_{CK2Q}^{FF}$，引入流水之后变成$3T_{clk2}+T_{CK2Q}^{FF}$

后者更大

● 功耗和面积 增加

毕竟触发器多了嘛，功耗、布局布线都会增加压力

相关概念

介绍流水线的相关概念

以CPU取指令3ns、分析4ns、执行1ns为例

● 流水线周期： 执行最长操作所花费的时间，也是流水过程中每输出1个结果花费的时间，即4ns

● 操作时间： 只执行1次全部操作花费的时间，即3+4+1=8ns

● n个数据流水线时间： 执行1次流水共执行n次操作花费的时间，公式 操作时间 + (n-1)×流水线周期

● 吞吐率： 输出结果数量 / 流水线时间。n个数据流水线吞吐率为 n / [操作时间 + (n-1)×流水线周期]

● 最大吞吐率： 流水过程中，单位时间内输出的结果数量，为1 / 流水线周期

【软考学习5】流水线基本概念、周期执行时间、吞吐率、加速比和效率的计算

2. 时钟偏斜（Clock Skew）

看公式就知道时钟偏斜是啥意思了，就是时钟信号到达不同触发器的时间不同

这个东西在同步电路中必然存在

● 如果CLKM到达UFF0先于UFF1，即$T_{clk2UFF0}-T_{clk2UFF1}<0$，保持时间不满足，其实就是UFF1/D的变化提前了

● 如果CLKM到达UFF0晚于UFF1，即$T_{clk2UFF0}-T_{clk2UFF1}>0$，建立时间不满足，其实就是UFF1/CK采样提前了

还有个时钟抖动（Clock Jitter）的概念，是指不同时期时钟周期长短不一

解决方法：时钟规划