目录 1. baud_clk_gen 1.1. RTL Coding 2. usart_tx 2.1. FSM Design RTL Coding 3. usart_rx 3.1. FSM Design IDLE REC FIFO_WRITE RTL Coding 3.2. Timing Design RTL Coding 4. usart 4.1. RTL Coding 5. Testbench 可以参照uart进行设计，但是还是那句话——设计好再写代码！设计好再写代码！着急写代码是吧，着急写就白想活着！ 1. baud_clk_gen 根据波特率分频出一个sck时钟，注意使用ODDR实现了时钟移相180°，以实现下降沿驱动 1.1. RTL Coding module baud_clk_gen#( parameter BAUD_RATE = 12500000, parameter PCLK_FREQ = 50000000 )( input prstn_sck, input pclk, output tx_sck )
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