每天学命令<get_property>Clock Property

最新推荐文章于 2024-02-16 15:23:45 发布
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get_property 
var_name 
property 
[-clock clock_name ] 
[-view view_name ] 
[-quiet] 

介绍一下get_property命令里面的clock property属性。命令的用法参考下面链接

Clock Properties

clock_network_pins ：返回clockvpath上的所有cell的pin

delay_max_fall ：返回clock的max fall delay

delay_max_rise : 返回clock的max rise delay

delay_min_fall: 返回clock的min fall delay

delay_min_rise：返回clock的min rise delay

generated_clocks_extended : 返回master clock的所有的generated clock

hierarchical_name：返回clock的hierarchical name

ideal_transition_max_fall：返回使用set_clock_transition指定的下降沿的max transition值，cts之前使用

ideal_transition_max_rise：返回使用set_clock_transition指定的上升沿的max transition值，cts之前使用

ideal_transition_min_fall：返回使用set_clock_transition指定的下降沿的min transition值，cts之前使用

ideal_transition_min_rise：返回使用set_clock_transition指定的上升沿的min transition值，cts之前使用

is_active：返回该clock有没有在当前view下面用到

is_generated：返回该clock是不是generated clock

is_propagated_clock：返回该clock是否是在propagated模式，试了下，貌似只对通过命令set_propagated_clock后的clock起作用，CTS之后get该属性还是false

latency_fall_max：返回下降沿的最大latency值

latency_fall_min：返回下降沿的最小latency值

latency_rise_max

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Tao_ZT
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06-07
这些代码是针对 Vivado 工具对 FPGA 设计进行约束（constraints）的语句，用于指定 FPGA 设备的引脚映射、时钟、电平标准等信息，以保证设计在硬件上能够正确工作。 具体来说，这些语句的含义如下： 1. `set_property -dict { PACKAGE_PIN H16 IOSTANDARD LVCMOS33 } [get_ports { clk }];` - `set_property` 是 Vivado 工具中的约束命令，用于设置约束属性。 - `-dict { PACKAGE_PIN H16 IOSTANDARD LVCMOS33 }` 表示设置一个字典类型的属性，其中 `PACKAGE_PIN` 表示引脚的物理位置，`H16` 是该引脚的位置，`IOSTANDARD` 表示引脚的电平标准，`LVCMOS33` 表示使用 LVCMOS33 标准。 - `[get_ports { clk }]` 表示获取名为 `clk` 的端口对象，将 `PACKAGE_PIN` 和 `IOSTANDARD` 属性设置为上面指定的值。 2. `create_clock -add -name sys_clk_pin -period 8.00 -waveform {0 4} [get_ports { clk }];` - `create_clock` 命令用于创建时钟对象。 - `-add` 表示将新的时钟添加到已有的时钟列表中。 - `-name sys_clk_pin` 表示设置时钟的名称为 `sys_clk_pin`。 - `-period 8.00` 表示时钟周期为 8ns。 - `-waveform {0 4}` 表示时钟波形为持续 0ns，然后持续 4ns。 - `[get_ports { clk }]` 表示获取名为 `clk` 的时钟端口对象，将其设置为新建时钟的源。 3. `set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[7]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[6]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[5]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[4]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[3]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[2]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[1]}]`、`set_property IOSTANDARD LVCMOS33 [get_ports {ad_data[0]}]` - 这些语句用于设置名为 `ad_data[7]`、`ad_data[6]`、`ad_data[5]`、`ad_data[4]`、`ad_data[3]`、`ad_data[2]`、`ad_data[1]`、`ad_data[0]` 的端口使用 LVCMOS33 电平标准。 4. `set_property PACKAGE_PIN T14 [get_ports {ad_data[7]}]`、`set_property PACKAGE_PIN U12 [get_ports {ad_data[6]}]`、`set_property PACKAGE_PIN U13 [get_ports {ad_data[5]}]`、`set_property PACKAGE_PIN V13 [get_ports {ad_data[4]}]`、`set_property PACKAGE_PIN V15 [get_ports {ad_data[3]}]`、`set_property PACKAGE_PIN T15 [get_ports {ad_data[2]}]`、`set_property PACKAGE_PIN R16 [get_ports {ad_data[1]}]`、`set_property PACKAGE_PIN U17 [get_ports {ad_data[0]}]` - 这些语句用于将 `ad_data[7]`、`ad_data[6]`、`ad_data[5]`、`ad_data[4]`、`ad_data[3]`、`ad_data[2]`、`ad_data[1]`、`ad_data[0]` 端口映射到具体的 FPGA 引脚上，分别为 `T14`、`U12`、`U13`、`V13`、`V15`、`T15`、`R16` 和 `U17`。 5. `set_property IOSTANDARD LVCMOS33 [get_ports {ad_clk}]`、`set_property PACKAGE_PIN V17 [get_ports {ad_clk}]` - 这些语句用于设置名为 `ad_clk` 的端口使用 LVCMOS33 电平标准，并将其映射到引脚 `V17` 上。

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