Xilinx_IESD204B手册《pg066-jesd204》阅读（1）

与LVDS及CMOS接口相比，JESD204B数据转换器串行接口标准可提供一些显着的优势，比如更简单的布局以及更少的引脚数。 

Clock

串行线速度在1Gb/s到12.5Gb/s,在大多数情况中串行线速度由连在核心接口的ADC/DAC决定。线速度直接与核心逻辑运行的时钟速率（核心时钟）有关。同时线速度也控制了接收器所需的参考时钟。

 Core Clock——datapath是4-byte（32-bit）主时钟频率是线速度除以40.也就是说一个线的线速度是6.25Gbs，那么主时钟频率是156.25MHz。解释一下为什么除以40：JESD204内核使用32位(4字节)数据路径操作。核心逻辑的设备时钟以四分之一字节时钟速率运行。同时，在每个通道上线速度是以字节时钟速率的10倍运行。

AXI4-Lite Interface Clock——主板的控制和配置是通过AXI4-Lite。其时钟完全独立于core clock 和reference clock。

Reference clock——相关线速度和参考时钟可以在Vivado IDE中设置，同时vivado会给出配置好的接收器。

 SYSREF:当选择Subclass 1模式时，该信号被核心需要和使用。JESD204B指定SYSREF信号必须与核心时钟同步生成。这个输入应该由一个为TX和RX生成SYSREF的外部设备驱动。

PHY芯片的数据通道是16-bit而不是32-bit，因此需要给收发器提供两倍于核心时钟频率的时钟。在设计中内部会有锁相环MMCM对频率进行倍频。

Subclass 1

 SYSPEF被分配给所有设备（我的理解是接收方和发送方都会检测拉高这个信号），LMFC(Local Multifrane Clock)内部多帧时钟根据输入 SYSPEF将SYNC拉低。所有发送器和接收器都连接到一个公共（源）SYSREF。

确定性延时——为实现精确的确定性延时，必须将SYSREF信号在核心时钟同步采集，所以SYSREF的时钟周期也必须是4字节的时钟周期倍数，具体实现手段是在核心板时钟的下降沿（默认，也可以字节设计）捕获SYSREF，在时钟上升沿和SYSREF在设备的边缘对齐。JESD204至少需要一个SYSREF来对齐内部的LMFC计数器以及开始之后的链路传输。

发送方和接收方都会有LMFC,其用于进行发送和接收方的对齐，当发送方检测到SYSREF的上升沿时LMFC复位并开始计数，达到计数边界时会被拉高一个标志信号。此时接收方将标志信号和自身计数器对应，如果不为0则证明接收方和发送方并不对齐，然后知道了两者差几个计数，然后进行对齐。

---------------------------------------------------------------------------------------------------------------------------------JESD204B需要一个额外的时钟芯片。时钟芯片的两个输出，一个给AD芯片，一个给JESD204B PHY和FPGA.ADC/DAC/FPGA可以工作在不同频率下，但是必须是同源且频率相关的。多帧时钟周期必须是器件时钟周期的整数倍。

subclass1支持确定性延时，包含三个阶段：（参考文章FPGA高速数据采集设计JESD204B接口的应用场景）

①代码组同步（CGS）——RX拉低SYNC~.TX 从下一个符号开始发送k28.5，当RX接收到至少四个连续的无误的k28.5后将SYNC~拉高，此阶段结束。RX~SYNC的输出必须与RX的帧时钟同步，同时要求TX的帧时钟与~SYNC同步（可通过~SYNC复位TX的帧时钟计数器来实现）。

②初始通道同步（ILAS）——发送模块捕捉到~SYNC后在下一个本地多帧(LMFC)边沿启动ILAS。这一阶段（发4个多帧）工作是对齐链路的所有通道，验证链路参数（第二帧会会包含配置信息），确定帧和多帧边界在接收器的输入数据流位置。

③数据传输阶段——链路会依照某种方式对数据帧的指定位置字符进行代换用于对接收数据的正确性监测。

对两个重要信号进行说明——

SYSREF:其拉高周期是LMFC的整数倍，与器件时钟是同源的。对齐多帧和对齐多帧时钟（因为该信号可以复位发送方的LMFC）。

SYNC:同步请求信号，接收方控制。在完成CGS后在接收方的有效沿拉高。而发送方会在LMFC再次绕回0时开始ILAS。LMFC的值是((F*K/4)-1)，当这个计算器大于发送器编码时间+线路传输时间+接收器解码时间，那么接收数据将在下一个LMFC来临之前从接收器的SERDES传输出去将数据送入FIFO中。然后在接收方的下一个LMFC边界开始输出数据。