IP核配置
时钟:
①ref_clk:参考时钟,为ip核内部工作提供基准时钟;input
②s_axi_clk:驱动AXI_Lite的读写操作;input
③rx_sysref:对齐多帧时钟,由时钟芯片产生;input
④rx_core_clk:逻辑时钟,线速度的1/40;output
tip:系统需要使用AXI_Lite协议对JESD204B IP核内部寄存器配置.
FPGA作为接收方的基层映射:
每个lane是32-bit,传输给AXI-stream是L*32形式;
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关于线速率:
线速率的定义是AD芯片每条串行数据lane的速率,通过求出1s内全部采样数据量除以lane个数求得。而1s内全部采样数据量得获取=单个AD转换器个数×AD采样率×每个样本的总bit数(也就是上图里的N')×(10/8)编码方式;以AD9680为例:每个转换器每次会采样14-bit位宽【转换器精度】(位数要凑成半字节的倍数)的样本;每个AD有两个转换器;采样率是500MSPS;lane的个数是4。带入可以求得线速率是5Gbps。
关于帧时钟:
对于JESD204B中的参数K表示每多帧的帧数;F表示每多帧的8位字节数;以AD9680为例:F=2(因为精度是14bit).对于AD9680的配置信息:每帧采样2次的情况——采样率是500MSPS——帧时钟为250MHz【相当于将采样率分频】
关于core clock:
串行线速度是5Gbps,而JESD204B的输入数据path是,因此每32-bitJESD204B取一次,由由于8B/10B的编码方式相当于每40-bit取一次,因此core clock是串行线速度除以40。