《Verilog HDL高级数字设计》学习笔记(Chapter 1)

《Verilog HDL高级数字设计》学习笔记

第一章 数字设计方法学概论

   主要介绍数字ic设计流程。在这里插入图片描述

1. 设计方法简介

1.1 设计规格书:  包括功能、时序、功耗、面积、可测试性、故障覆盖率等。对时序电路的功能描述为状态转移图、时序图和算法状态机(ASM,algorithm state machine)
1.2  设计划分:  自顶向下(top-down design)或层次化(hierarachical design),将大型项目逐步分解为模块单元。
1.3  设计输入: 一般用verilog等硬件描述语言
行为建模:只描述逻辑电路的输入/输出模型,不必关注物理与门级的实现细节。
1.4  仿真与功能验证:  拟定测试方案、建立testbench、测试执行。
1.5  设计整合与验证:  将模块整合,重新编写testbench。
1.6  预综合完成:  解决功能错误与问题。
1.7  门级综合与工艺映射:  综合工具自动优化ppa,产生网表或fpga配置文件。
1.8  后综合设计确认:  综合完的模型与行为仿真结果对比,查找软竞争。
1.9  后综合时序验证:  利用实际金属材料特性和制造工艺等方面提取时延参数,静态时序分析验证是否时序违规。若存在违规,重综合或者重布局布线。
重综合: 重新设计晶体管尺寸,改进电路结构,替换器件。
1.10 测试生成与故障模拟:  生成包含工艺波动参数的测试向量,以检查电路的故障。 故障模拟,以产线芯片能否通过测试来判断工作情况是否正常,目的是研究测试向量是否能检测出故障。
1.11 布局布线:  将单元安排在版图上
1.12 物理和电气设计规则检查:  物理检查线宽、交叠、间隔等约束。电气检查扇出约束、信号完整性。噪声电平检查以判断电平瞬变特性。功率耗散检查。
1.13 提取寄生参量:  提取寄生电容,对电气与时序性能进行校验。
1.14 设计完成: 掩膜集(GDS-II)产生。

2. 工艺选择

综合考虑成本与能效,按门阵列、标准单元、定制版图排序复杂度、能效、成本递增。

已标记关键词 清除标记
©️2020 CSDN 皮肤主题: 深蓝海洋 设计师:CSDN官方博客 返回首页