Aurora 和 ChipToChip IP（一）

Jade-YYS

已于 2023-03-30 11:02:34 修改

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分类专栏： IP核使用文章标签： fpga开发

于 2022-10-25 17:04:21 首次发布

本文链接：https://blog.csdn.net/Y__Yshans/article/details/127486325

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摘要：对Aurora ip 核进行介绍，并对IP进行仿真。写的不一定全对，自行斟酌。

1. Aurora

Aurora ip比较简单，当然简单指的是这个IP的使用。它的核心原理以及实现是比较复杂的。

那么实际使用的时候只需要注意时钟、复位、数据发送接收等即可。

Xilinx提供了两个Aurora核，分别是：Aurora 8B/10B 以及Aurora 64B/66B。

顾名思义，主要是8B/10B ，64B/66B的区别；8B/10B编码可以平衡DC，有足够的跳变来恢复时钟，但是有20%的带宽开销。64B/66B编码的前两位表示同步头，减小的开销，但是却不能保证0/1数量的平衡，因此需要进行加扰。

本文以64B/66B为例

我这边使用的配置是这样，DRP选择native，shared logic里面直接选择Include shared logic in core（xilinx example design是这么选择的）

个人感觉只用在意Line Rate、GT Refclk、INIT clk就好，其它的设置比较简单，按照自己实际工程需求来，不明白什么意思直接到PG074里面搜。

xilinx example design提供了工程仿真，这个仿真也没有错误，直接可以运行起来。下面是example design的框图：

实际使用中，我需要将两块板子进行通信，用Aurora通过高速接口serdes传输数据。两块板子需要用到两个Aurora，两个Aurora配置相同。

GEN模块就是产生数据的模块，check的模块是检验接受数据是否正确的模块。gen模块按照一定的规则输出数据，check模块也按照同样的规则产生数据，产生的数据与接受到的数据进行对比从而验证整个传输过程中有没有错误（用tready和tvalid实现同步）。

信号	描述
hard_err soft_err
Lane_up	表示aurora的一个或多个通道的状态
mmcm_not_locked_out	与chip2chip直连
reset_pb	和chip2chip直连
channel_up	表明link状态
init_clk pma_init	100Mhz
refclk1_in	单端161.XXXXMhz
s_axi_tx_tdata s_axi_tx_tvalid s_axi_tx_tready s_axi_rx_tdata s_axi_rx_tvalid	数据传输
user_clk_out	402.832031Mhz，数据传输要用的钟