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RSS订阅原创 举例说明Verilog HDL 阻塞赋值与非阻塞赋值
在给初学者讲解中发现了一些小问题，在此做一下深入的举例说明阻塞和非阻塞赋值阻塞赋值符号：= 用于组合逻辑电路非阻塞赋值符号：<= 用于 时序逻辑电路阻塞是指在同一个always块中，其后面的赋值语句从概念上是在前一条赋值语句结束后开始赋值的。非阻塞语句是首先计算语句块内部所有右边表达式(RHS)的值，然后完成对左边寄存器变量的赋值操作例1：如下2段代码对比：1、always @(posedge clk)beginb=a;c=b;endRT
2021-09-13 21:07:35
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原创 quartus II关于时钟约束
编译完成后有时候TimeQusst Timing Analyzer标红，如图Messages提示栏也会提示没有进行时钟约束。以前没有注意这个，直接就下载用了，也没影响，这次闲下来还是深入学习了下。笔记在这里做一下。Q1：什么是时钟约束？A1：时序约束，顾名思义就是对时钟信号进行约束，说白了，就是在代码里，输入的时钟信号你只会写input CLK_50M，你知道这是50Mhz的时钟，但是EDA软件如quartus它不知道，它只知道这是个时钟端口，那么它会根据时钟信号进行时序分析后，生成电路网表，不同的
2021-02-05 01:59:56
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原创 128bit 密钥扩展模块练习
输入的主密钥为 128bit， 密钥扩展运算开始后， 根据输入的主密钥每一轮产生 32bit的轮密钥， 密钥派生操作共进行 32 轮。 根据主密钥产生轮密钥的运算过程如算法说明所示。 轮密钥可串行输出。算法要求：代码：module key(//in clk_sys,reset_sys_n,crypto_key, //输入，时钟、复位低有效、主密钥 key_expansion_run, //密钥扩展操作启动脉冲，高有效 //out
2020-10-19 21:11:58
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原创 STM32F4系列因为VCAP和BYPASS_REG不识别JTAG问题
下午早早把F429系统板焊完了，上电测试，无法识别JTAG，百度说下载改调SW模式可行，试了一下，依然不行。没办法，仔细对原理图了，发现问题：VCAP接2.2UF电容接地以前做103板子没见过这玩意，很可以，查了下发现，果然有问题！手册加搜索，了解到VCAP_1和VCAP_2是VOLTAGE REGULATOR（调压器）相关的两个引脚，并且外接一个2.2UF的电容再接地。然后再查了下，这个电容必须接2.2UF！翻箱倒柜翻出来俩2.2UF电容重新焊上，依然不行。继续查，注意到另外一个可以的地方：B
2020-07-02 21:27:13
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原创 FPGA编译及modelsim仿真不注意的小错误
1.编译不过提示Error (12007): Top-level design entity “xxx” is undefined原因：工程名称（.qpf）与顶层文件名称不一致。解决：修改一致。2.进入modulesim仿真什么都没有（没有端口名，没有vaule，没有波形）原因：testbench设置的文件名与.vt文件名不符。解决：修改一致。3.进入modulesim仿真，没有波形，vaule值为hiz原因：设置testbench时，Test bench name与Top level mod
2020-05-29 20:30:53
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原创 总结：嵌入式linux应用开发系统粗略结构
以个人学习体验为本，总结一下嵌入式linux应用开发系统的粗略结构。如图系统的硬件具体连接不谈，驱动原理之前有过总结。一个正常的系统至少需要包括Bootloader、Linux内核、yaffs文件系统、应用程序。Bootloader程序烧录在ARM cpu中linux内核、文件系统、以及用户应用都存储在外部存储器中，多为nand dlash或 nor flash外部存储器也属于外设nand flash 与 nor flash 都是 flash存储器，一般nand用的多一点，查了下两者各有优缺
2020-05-11 18:43:34
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原创 嵌入式驱动及2440添加驱动
1.关于驱动驱动作用为承接应用层与底层硬件设备工作的桥梁。逐条理解：应用层的应用通俗讲，就是有功能的函数。这些函数实现执行起来由C库进行。C库和应用均属于应用层。应用程序调用硬件设备接口时需要进入系统内核。此处内核即为Linux内核。驱动也属于内核的一部分。应用层的应用实现功能实质是执行SWI（软件中断）指令。应用的中断发出后，内核中的系统调用接口根据中断原因调用对应的处理函数。...
2020-02-09 14:24:42
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原创 将TQ2440的ADS工程文件移植到KEIL5中
TQ2440的例程都是ADS环境下的，ADS已经是古董级的软件，win7都不带支持何况WIN10。考虑需求就尝试将工程移植到keil5上。查找了大量资料，试验加修改总算是移植成功了。这里总结一下：keil环境配置打开keil，下载相关的内核，sumsung2440的。新建工程，选择相关内核（会提示添加源文件，如果自己有就不要添加了，直接导入），将文件导入到工程，此处和导入STM32的h文件，...
2019-10-10 22:49:21
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原创 串行通讯SPI/SCI/IIC
SPISPI为串行同步通讯，分为主机与从机。一般为3根线。（算上片选CS为4根）可以同时进行发送与接收数据发送数据为8位包括：SCLK：时钟信号（主机提供）MOSI：主机发送数据，从机接收数据MISO：主机接收数据，从机发送数据CS：从机片选（一般低有效）连接方式：一主一从为例通信有4种模式：CPOL与CPHA组合4种模式：CPOL：时钟极性CPHA：时钟相位CPOL...
2019-08-14 09:48:51
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原创 FPGA Verilog 从机SPI发送
仅从机发送原理代码，可添加其他模块；没有接收；主机CS信号没有处理需主机自行定义处理所接收数据；按键没有消抖，可自行设置；预留了个发送标志端口SEND可以给主机用，也可以不用；此为上升沿采样数据代码：发送模块//从机发送程序module send_Module( //输入端口CLK_50M,RST_N,MOSI,SCLK,CS,KEY,//输出端口MISO,SEND...
2019-08-11 09:45:12
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原创 DSP28335 EPWM模块各重要寄存器
EPWM共有6对，每对模块均可单独输出两路（A和B）。EPWM模块包括子模块：TB 时基模块CC 比较模块AQ 动作模块DB 死区模块PC 斩波模块ET 时间触发模块TZ 错误警告模块常用重要模块：TB、CC、AQ、ETTB模块实质是计数器，设置产生方波的频率、周期。计数方式有三种：递减计数，递增计数，增减计数。TB内部寄存器TBPRD：周期寄存器 ...
2019-07-10 16:59:14
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原创 DSP28335 中断机制、寄存器赋值及GPIO各寄存器
中断机制28335中断分3个层级：CPU级——PIE级——外设级CPU级包括NMI（不可屏蔽中断）16个可屏蔽中断：INT1–INT14;DLOGINT;RTOSINT（常用INT1–INT12，这12个接外设中断拓展模块）CPU级中断管理IFR (中断标志，表示该通道出现了中断，置1)IER （中断使能，置1了才去处理该通道中的中断）INTM （中断总阀，置1开启才...
2019-07-07 15:50:09
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空空如也
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