FPGA编译及modelsim仿真不注意的小错误

1.编译不过提示Error (12007): Top-level design entity “xxx” is undefined

原因：工程名称（.qpf）与顶层文件名称不一致。
解决：修改一致。

2.进入modelsim仿真什么都没有（没有端口名，没有vaule，没有波形）

原因：testbench设置的文件名与.vt文件名不符。
解决：修改一致。

3.进入modelsim仿真，没有波形，vaule值为hiz

原因：设置testbench时，Test bench name与Top level module in test bench有所区别（在设置时候输入前者名称后者会自动默认一致），但事实Test bench name是你调用的test bench文件的名字（.vt文件），Top level module in test bench为.vt文件中顶层模块的名字。

解决：对应名称修改一致。