举例说明Verilog HDL 阻塞赋值与非阻塞赋值

在给初学者讲解中发现了一些小问题，在此做一下深入的举例说明阻塞和非阻塞赋值

阻塞赋值符号：= 用于组合逻辑电路
非阻塞赋值符号：<= 用于 时序逻辑电路
阻塞是指在同一个always块中，其后面的赋值语句从概念上是在前一条赋值语句结束后开始赋值的。
非阻塞语句是首先计算语句块内部所有右边表达式(RHS)的值，然后完成对左边寄存器变量的赋值操作
例1：
如下2段代码对比：
1、
always @(posedge clk)
begin
b=a;
c=b;
end
RTL图：

分析：此段代码为阻塞赋值，则原则上代码执行顺序为：先执行 b=a;再执行
c=b;从赋值顺序上看，应该是a到b，再到c。但是，非阻塞赋值描述的是组合逻辑电路，那么赋值过程就与时钟CLK无关，但是描述了posedge clk，所以编译出来的电路是这么描述：在第一个时钟周期，a逻辑赋值给b，然后b逻辑赋值给c，但是这些赋值都在一个时钟周期内完成，那么，电路编译优化出来的就是在一个时钟周期内，a同时赋值给b和c。
2、
always @(posedge clk)
begin
b<=a;
c<=b;
end
RTL图：