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归纳总结
文章平均质量分 87
JKRAT
这个作者很懒,什么都没留下…
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quartus II关于时钟约束
编译完成后有时候TimeQusst Timing Analyzer标红,如图Messages提示栏也会提示没有进行时钟约束。以前没有注意这个,直接就下载用了,也没影响,这次闲下来还是深入学习了下。笔记在这里做一下。Q1:什么是时钟约束?A1:时序约束,顾名思义就是对时钟信号进行约束,说白了,就是在代码里,输入的时钟信号你只会写input CLK_50M,你知道这是50Mhz的时钟,但是EDA软件如quartus它不知道,它只知道这是个时钟端口,那么它会根据时钟信号进行时序分析后,生成电路网表,不同的原创 2021-02-05 01:59:56 · 16295 阅读 · 7 评论 -
STM32F4系列因为VCAP和BYPASS_REG不识别JTAG问题
下午早早把F429系统板焊完了,上电测试,无法识别JTAG,百度说下载改调SW模式可行,试了一下,依然不行。没办法,仔细对原理图了,发现问题:VCAP接2.2UF电容接地以前做103板子没见过这玩意,很可以,查了下发现,果然有问题!手册加搜索,了解到VCAP_1和VCAP_2是VOLTAGE REGULATOR(调压器)相关的两个引脚,并且外接一个2.2UF的电容再接地。然后再查了下,这个电容必须接2.2UF!翻箱倒柜翻出来俩2.2UF电容重新焊上,依然不行。继续查,注意到另外一个可以的地方:B原创 2020-07-02 21:27:13 · 4897 阅读 · 0 评论 -
FPGA编译及modelsim仿真不注意的小错误
1.编译不过提示Error (12007): Top-level design entity “xxx” is undefined原因:工程名称(.qpf)与顶层文件名称不一致。解决:修改一致。2.进入modulesim仿真什么都没有(没有端口名,没有vaule,没有波形)原因:testbench设置的文件名与.vt文件名不符。解决:修改一致。3.进入modulesim仿真,没有波形,vaule值为hiz原因:设置testbench时,Test bench name与Top level mod原创 2020-05-29 20:30:53 · 2444 阅读 · 0 评论 -
总结:嵌入式linux应用开发系统粗略结构
以个人学习体验为本,总结一下嵌入式linux应用开发系统的粗略结构。如图系统的硬件具体连接不谈,驱动原理之前有过总结。一个正常的系统至少需要包括Bootloader、Linux内核、yaffs文件系统、应用程序。Bootloader程序烧录在ARM cpu中linux内核、文件系统、以及用户应用都存储在外部存储器中,多为nand dlash或 nor flash外部存储器也属于外设nand flash 与 nor flash 都是 flash存储器,一般nand用的多一点,查了下两者各有优缺原创 2020-05-11 18:43:34 · 475 阅读 · 0 评论 -
将TQ2440的ADS工程文件移植到KEIL5中
TQ2440的例程都是ADS环境下的,ADS已经是古董级的软件,win7都不带支持何况WIN10。考虑需求就尝试将工程移植到keil5上。查找了大量资料,试验加修改总算是移植成功了。这里总结一下:keil环境配置打开keil,下载相关的内核,sumsung2440的。新建工程,选择相关内核(会提示添加源文件,如果自己有就不要添加了,直接导入),将文件导入到工程,此处和导入STM32的h文件,...原创 2019-10-10 22:49:21 · 581 阅读 · 0 评论