verilog入门-一个分频器

已经励志要精通modelsim了，从网上看到了一个例子很好。

总结步骤为：

1. file>new library>

2. file>new project>添加文件或新建文件

3. 写代码

4. 去问号，编译，方法很多   可以，1.右键，2工具栏，向下的符号3.菜单栏compile

5. 看波形      

    1.   切换到library，点击worker,选择main

    2.   右键点击simulate，启动仿真模式

    3.   右键-add，将object全部加入到wave中

    4.   点击run图标

test_bench.v代码如下

`timescale 1ns/1ns  
module main;  
  reg clk_in;
  reg rst;
  
  initial
  begin
    clk_in=1;
    rst=1;
    #1000
    rst=0;
    #1000
    rst=1;
  end    
  always #200 clk_in=~clk_in;
  half_clk_dai dai1(
    .clk_in(clk_in),
    .rst(rst),
    .clk_out(clk_out)
  );
endmodule  

device.v代码如下

module half_clk_dai(
    clk_in,
    rst,
    clk_out
    );
input clk_in;
input rst;
output clk_out;
reg clk_out;
always @(posedge clk_in or negedge rst)
  begin
    if(!rst)
      clk_out<=0;
    else
      clk_out<=~clk_out;
  end
endmodule

注意simulate的时候是在library右键选择test_bench里面种的main模块。最终效果为

[1] modelsim详细使用教程(一看就会)