FPGA 主频如果为50M,则时钟周期就是20ns。若数据发送速率为9600dps,则一位数据需要的时间为1000000000/9600= 104167ns,则FPGA 传送一位需要翻转104167/20=5028个周期才可传送一位,所以程序中需计数5028.才可满足9600dps。
FPGA 主频如果为50M,则时钟周期就是20ns。若数据发送速率为9600dps,则一位数据需要的时间为1000000000/9600= 104167ns,则FPGA 传送一位需要翻转104167/20=5028个周期才可传送一位,所以程序中需计数5028.才可满足9600dps。