Verilog 学习笔记（一）代码结构，数据类型和运算符

什么是Verilog？

硬件描述语言（HDL, hardware description language）是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体）逐层描述自己的设计思想,用一系列分层次的模块来表示极其复杂的数字系统。然后利用电子设计自动化（EDA）工具逐层进行仿真验证,再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。接下去再用专用集成电路（ASIC）或现场可编程门阵列（FPGA）自动布局布线工具把网表转换为具体电路布线结构的实现。

简而言之，HDL是将数字电路使用代码形式表示出来的语言。如果代码对应的电路可以实现，则称代码是“可综合的”，反之则为不可综合的，通常用于验证。

Verilog HDL是硬件描述语言的一种，和VHDL是目前最为常用的两种HDL。两者各有其特点。

Verilog 代码的基本结构

模块是Verilog结构的基本单元。一个复杂电路的完整Verilog模型由多个Verilog模块构成，每个Verilog模块又由多个小模块构成。

一个Verilog模块由两部分构成：一部分描述接口，另一部分描述逻辑功能。

如图所示的Verilog模块，Ver