关于Verilog的output，应该是reg型，还是wire型?

在Verilog编程中常常遇到输出端口的类型问题，究竟是输出wire类型和reg类型，常常困扰着大家，针对这两种类型，两种类型综合出来的电路完全不同，wire是线网型，reg是寄存器类型。
区分的方法可以这样简单粗暴的来区分：
如果output作为过程赋值语句的左值，则应该用reg类型；如果output作为连续赋值语句的左值，则应该用wire类型。