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RSS订阅原创 xilinix 的硬件资源分布
从官方手册UG475中可以看出，下图中的V690T系列的i芯片，其具有的bank数量，已经上下半区的bufg对应的bank关系，实际在开发过程中，可能面临局部资源集中度过高，导致bufg的数量不够的情况，bufg的位置是固定的，和bank具有绑定的关系，不能出现上半区的bufg不够，想要使用下半区的情况，因此设计硬件需要考虑。同时CMT 的数量也是有限，和bank是对应的关系。不同封装的芯片，bank也是不同的。
2024-02-29 15:03:17
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原创 RAM读写测试
2、rsta 信号指RAM复位置位信号，高有效，但是控制有时许要求,刚上电需要复位一下，但是只能持续一个时钟周期，复位的时候，EN拉高或拉低无所谓。1、wea信号位宽由于选择了32bit地址，导致使能了按字节写入，因此wea每一位对应一个8bit的din，高有效；真双口RAM读写测试。
2024-01-18 19:46:11
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原创 Vivado关联Modelsim行为级仿真出错 [USF-ModelSim-70] ‘compile‘ step failed with error(s) while executing
Vivado关联Modelsim行为级仿真出错
2024-01-14 21:14:49
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原创 UltraScale 和 UltraScale+ 生成已加密文件和已经过身份验证的文件
UltraScale 和 UltraScale+ 生成已加密文件和已经过身份验证的文件
2024-01-09 11:40:53
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原创 verilog不常规用法
Verilog不常规用法 举个栗子二、宏定义有了宏的帮助我们就可以将大量重复的功能放入宏中，然后在程序中直接写上一句宏即可。这样做的好处是，对我们整体代码以及综合后的结果没有任何影响，因为宏在编译的时候就已展开。普通的写法使用宏定义的写法注意事项：那个 di
2022-12-06 18:05:08
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转载 xilinix DDR3 IP 使用
快速上手Xilinx DDR3 IP核----汇总篇（MIG）_孤独的单刀的博客-CSDN博客_ddr xilinx大牛文章，写的很详细
2022-12-05 23:29:48
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原创 matlab实现数据的递增判断
使用到的函数.A = fread(fileID) 将打开的二进制文件中的数据读取到列向量 A 中，并将文件指针定位在文件结尾标记处。该二进制文件由文件标识符 fileID 指示。使用 fopen 可打开文件并获取 fileID 值。读取文件后，请调用 fclose(fileID) 来关闭文件。A = fread(fileID,sizeA) 将文件数据读取到维度为 sizeA 的数组 A 中，并将文件指针定位到最后读取的值之后。fread 按列顺序填充 A。A = fread(fileID,sizeA,pre
2022-12-05 19:34:28
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原创 [Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I1, which is use
[Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I1, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT ce
2022-09-22 14:19:05
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转载 Testbench中文本数据的存储读取操作对比
本文主要讲述Testbench中如何读取和存储文本文件的数据，涉及到基础的Verilog语法。对一些数据处理的模块进行调试仿真，模块需要特定的数据输入，比如单一频率的正弦波；为了解决这个问题，我们可以用matlab，python等工具生成文本数据，然后使用Verilog将数据读取进来；Testbench可以使用2种方法进行文本数据操作readmemb, readmemh, writememb, writememh操作 fscanf, fwrite等操作readmemb, readmemh, wr
2022-04-01 17:31:39
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转载 异步fifo的空满判断原理
异步FIFO通过比较读写地址进行满空判断，但是读写地址属于不同的时钟域，所以在比较之前需要先将读写地址进行同步处理，将写地址同步到读时钟域再和读地址比较进行FIFO空状态判断（同步后的写地址一定是小于或者等于当前的写地址，所以此时判断FIFO为空不一定是真空，这样更保守），将读地址同步到写时钟域再和写地址比较进行FIFO满状态判断（同步后的读地址一定是小于或者等于当前的读地址，所以此时判断FIFO为满不一定是真空，这样更保守），这样可以保证FIFO的特性：FIFO空之后不能继续读取，FIFO满之后不能继续写
2022-03-21 23:08:37
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原创 Ubuntu 16.04系统下出现搜狗拼音安装失败问题
第一次在虚拟机中安装ubuntu,按照网上的教程安装搜狗拼音输入法linux版本按照搜狗介绍，其支搜狗输入法 for linux搜狗输入法for linux—支持全拼、简拼、模糊音、云输入、皮肤、中英混输https://pinyin.sogou.com/linux/?r=pinyin持16.04版本，实际中无论使用命令行安装或者直接点击下载的文件安装，都失败了。根据一系列操作，发现总是提示如下，有一个IP总是链接失败。经过如下几部尝试，解决了搜狗拼音安装失败问题。1、先将原来的...
2022-03-05 21:05:47
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原创 简谈基于FPGA的千兆以太网
当今，随着互联网技术的迅速发展，采用以太网实现数据采集和控制方面的应用，成为了电子系统设计的热点。以太网具有价格低廉、稳定可靠、传输速度快、传输距离远等特点，以太网技术发展成熟，具有很高的性价比。采用以太网技术的设备，可以通过ＴＣＰ／ＩＰ协议进行数据的传输，不需要进行传输协议转换，使用和维护设备简单。随着技术的发展和各类应用的需求，出现了各种以太网的标准，包括标准以太网（10Mbit/s）、百兆以太网（100Mbit/s）、千兆以太网（1000Mbit/s）和10G（10Gbit/s）以太网[1]。不同类型
2022-02-25 15:21:34
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原创 PHY芯片88E1512之FPGA
使用DSP或zynq等配置88E1512只要搞清楚88E1512的寄存器配置，通过调用底层的MDIO驱动函数进行配置即可，而使用FPGA连接88E1512时，需要不仅需要搞清楚88E1512的寄存器配置，还要自己模拟MDIO的控制时许，这个过程中遇到的问题会增加很多。 首先解析88E1512的寄存器配置。下图为MDIO的配置时许，FPGA模拟该时序进行MDIO的配置，其中88E512的MDC最大支持12MHz.注意在配置时，需要按...
2021-12-14 19:34:27
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转载 PHY之MDIO解析
概述管理MII接口的MDIO接口是一个双线的串行接口，用来对PHY芯片等物理层信息进行操作管理MDIOMDIO（Management Data Input/Output）,对G比特以太网而言，串行通信总线称为管理数据输入输出 (MDIO)。MDIO由两根线组成，MDC线是数据的随路时钟，最高速率可达几MHz(各PHY芯片有异)。MDIO线是数据的输入输出双向总线，数据是与MDC时钟同步的。MDIO前后有两种协议， 包括之前的Clause22 以及之后为了弥补Clause22 寄存器空间不足而出
2021-12-11 20:33:14
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原创 python 学习笔记
1、获取时间导入time函数，或许1970年至今的时间，单位是s，本想自己测试一下当前的时-分-秒，编辑以下函数段import timetotal_s=int(time.time())now_s=total_s%60total_min=total_s//60now_min=total_min%60total_h=total_min//60now_h=total_h%24print(now_h,now_min,now_s)打印输出结果为4 43 17,当前真是的时间是12点43分.
2021-10-10 16:31:10
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原创 针对FFT的IP核中截位和压缩比设置后s_axis_config_tdata参数的设置
针对IP核中截位和压缩比设置后s_axis_config_tdata参数的设置//wire [7:0] config_tdata= 7'b000_0101_1; //scal_sch: [4:1] FWD_INC:[0:0] 8//wire [15:0]config_tdata=16'b0_01_0111_1_000_00100; //scal_sch: [12:9] FWD_INC:[8:8] NFFT:[...
2021-08-20 15:11:01
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原创 xilinix FFT IP核使用核仿真
xilinix 的IP核 FFT功能强大IP核设置Vivado的FFT IP核支持多通道输入（Number of Channels）和实时更改FFT的点数（Run Time Configurable Transform Length）。Configuration标签下设置FFT的点数（Transform Length）和工作时钟（Target Clock Frequency），选择一种FFT结构，包括流水线Streaming、基4 Burst、基2 Burst和轻量级基2 Burst，计算速度和消耗
2021-08-20 14:58:00
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原创 matlab绘制正弦波并导出和导入txt
实现绘制一个正弦波，并导出txt文档，最终可以将导出的txt文档再导入到matlab绘制频谱，验证数据的正确性，适用于FPGA仿真FFT时，导入一个正弦波数据。配合另一篇文章，FPGA FFT仿真clc;close all;clear all;Fs = 20000; %采样频率N = 2^7; %采样点数f=2000; %正弦波频率t = 0:1/Fs:N/Fs-1/Fs;%时间跨度s = sin(2*pi*f*t) ;figure(1);subplot(3,1,1);plot(t
2021-08-20 13:58:12
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原创 7系列和UltraScale系列的FPGA的IO、Bank
关键内容提要：分别介绍两个系列的的命名方式和IObank分布。（1） FPGA IO命名方式；（3） FPGA的上电时序FPGA的IO命名。FPGA芯片IO命名方式太多，管脚也多，让人感觉很乱。这是我当年的感觉，诸如会经常听到：A13，B14···BANK34,BANK12····MIO0,EMIO···。但这确实是FPGA的特点，FPGA可以兼容多种不同的电压标准，也有丰富的IO。首先，FPGA的IO物理命名规则，也就是我们做管脚约束时候的命名，芯片通常是长方体或者正方体，所以命名
2021-07-15 16:35:14
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原创 Xilinx 7系列FPGA简介--选型参考
Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。Xilinx的四个工艺级别Xilinx目前主要产品有四个工艺等级，通常情况下，Xilinx的产...
2021-07-15 15:19:38
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转载 JESD204B 使用说明
JESD204B IP核作为接收端时，单独使用，作为发送端时，可以单独使用，也可以配合JESD204b phy使用。JESD204B通常配合AD或DA使用，替代LVDS,提供更高的通讯速率，抗干扰能力更强，布线数量更少。IP设置 Configuration Tab 1、设置发送或接收；2、设置通道个数；3、设置AXI的时钟频率；4、设置内核时钟提供的源头，是否需要glbclk提供，glbclk=LaneRate / 40;默认勾选，如果不勾选，则内核时钟有refclk提供，但是
2021-06-25 16:53:22
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原创 Xilinx 7系列FPGA Multiboot介绍-远程更新
在远程更新的时候，有时候需要双镜像来保护设计的稳定性。在进行更新设计的时候，只更新一个镜像，另一个镜像在部署之前就测试过没问题并不再更新。当更新出错时，通过不被更新的镜像进行一些操作，可以将更新失败的数据重新写入Flash。这样即使更新出错，也能保证设计至少可以被远程恢复。Xilinx的双镜像方案成为Multiboot。本文对Xilinx 7系列的Multiboot做一些简单介绍。Multiboot直接操作的是两个镜像，但实际上可以用于多个镜像。为了便于描述，Multiboot中的两个镜像分别成为G
2021-04-22 14:59:33
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原创 FPGA和MCU间的SPI通讯
SPI协议介绍SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也可以(单向传输时)。也是所有基于SPI的设备共有的，它们是SDI(数据输入)、SDO(数据输出)、SCLK(时钟)、CS(片选)。(1)SDO/MOSI – 主设备数据输出，从设备数据输入;(2)SDI/MISO – 主设备数据输入，从设备数据输出;(3)SCLK – 时钟信号，由主设备产生;(4)CS/SS – 从设备使能信号，由主设备控制。当有多个从设备的时候，
2021-04-22 14:48:20
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原创 串口、COM口、UART口, TTL、RS-232、RS-422 、RS-485有啥区别
首先，串口、UART口、COM口、USB口是指的物理接口形式(硬件)。而TTL、RS-232、RS-485是指的电平标准(电信号)。串口：串口是一个泛称，UART，TTL，RS232，RS422、RS485都遵循类似的通信时序协议，因此都被通称为串口。UART接口：通用异步收发器(Universal Asynchronous Receiver/Transmitter)，UART是串口收发的逻辑电路，这部分可以独立成芯片，也可以作为模块嵌入到其他芯片里，单片机、SOC、PC里都会有UART模块。.
2021-04-21 18:04:24
1403
转载 204B实战应用-LMK04821代码详解（二）
204B实战应用-LMK04821代码详解（二）一、SPI协议通过阅读LMK04821数据手册，我们可以从中知道，可以通过SPI协议对LMK04821进行寄存器的配置工作，进而实现我们设计所需要的功能。SPI协议部分，咱们可以用3线，或者4线，在本次设计中，使用3线。关于SPI的时序部分，这儿就不再赘述，手册里面都有详细的描述。图1二、SPI寄存器配置模块设计图2如图2所示，就是配置LMK04821存器的单元，信号定义如下：1、cfg_clk：系统时钟...
2021-03-26 11:30:33
1236
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原创 vivado仿真出错
vivado仿真时，有时候会出现各种奇怪的错误，错误提示很模糊，有时候是testbanch的语法错误，有时候和路径有关系，或者是电脑防火墙每关闭；1、如下是路径问题：提示如下错误：ERROR: [XSIM 43-3225] Cannot find design unit xil_defaultlib.glbl in library work located at xsim.dir/work.查看.log文件，并没有给出实质性的错误提示，打开对应文件位置，也没有work文件，更换一台电脑再次仿真，
2021-03-25 16:13:36
8858
转载 lmk04821
一、LMK04821功能介绍LMK0482X系列是德州仪器推出的高性能时钟调节芯片系列，该芯片目前有三种，分别为LMK04821、LMK04826以及LMK04828，该系列芯片都支持最新的JESD204B协议。本次调试主要以LMK04821为例，对调试过程中出现的一些问题进行总结说明。其性能描述如下： 支持JESD204B； 超低的时钟抖动和噪声； 能够同时输出14路差分时钟： <1>. 7对可作为JESD204B的SYSREF时钟；<2>.
2021-03-25 09:11:09
2877
转载 aurora_8b10b通信
讲述aurora8b10B 的各种模式，以及控制方式概述 本课内容讲解XILINX 官方的Aurora 8B/10B IP core的使用。以下内容大部分是基于官方datasheet的翻译。有不少不完善之处，建议读者和英文datsheet一起对比阅读。 这个IP支持Kintex®-7, Virtex®-7 FPGA GTX 和GTH 收发器，Artix®-7 FPGA GTX 收发器, Zynq®-7000 GTX and GTX收发器。Aurora 8B/10B IP co...
2021-03-17 14:00:49
3894
1
xilinix的DDR具体的仿真流程
2023-09-19
eth_1G_rgmii_200221.zip
2020-03-08
空空如也
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