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FPGA
文章平均质量分 67
朝阳群众&热心市民
这个作者很懒,什么都没留下…
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RAM读写测试
2、rsta 信号指RAM复位置位信号,高有效,但是控制有时许要求,刚上电需要复位一下,但是只能持续一个时钟周期,复位的时候,EN拉高或拉低无所谓。1、wea信号位宽由于选择了32bit地址,导致使能了按字节写入,因此wea每一位对应一个8bit的din,高有效;真双口RAM读写测试。原创 2024-01-18 19:46:11 · 400 阅读 · 0 评论 -
xilinxi mulitboot 启动
xilinix在线更新有两种方式,一种是使用ICAP原语,另一中是在xdc中约束,原创 2024-01-16 16:25:37 · 417 阅读 · 0 评论 -
vivado18.3和modelsim关联
Modelsim+Vivado安装和联合仿真教程原创 2024-01-14 21:41:24 · 1632 阅读 · 1 评论 -
Vivado关联Modelsim行为级仿真出错 [USF-ModelSim-70] ‘compile‘ step failed with error(s) while executing
Vivado关联Modelsim行为级仿真出错原创 2024-01-14 21:14:49 · 818 阅读 · 0 评论 -
Xilinix bit文件加密方法
Xilinix bit文件加密方法原创 2024-01-09 11:42:11 · 430 阅读 · 0 评论 -
UltraScale 和 UltraScale+ 生成已加密文件和已经过身份验证的文件
UltraScale 和 UltraScale+ 生成已加密文件和已经过身份验证的文件原创 2024-01-09 11:40:53 · 1010 阅读 · 0 评论 -
xilinix 7系列器件生成已加密文件和已经过身份验证的文件
对xilinix 7系列 bit文件加密方法阐述原创 2024-01-09 11:33:59 · 593 阅读 · 0 评论 -
xilinix 不同配置文件区别
xilinix配置文件,bit\BIN\MCS原创 2024-01-05 16:47:34 · 440 阅读 · 0 评论 -
vivado tcl创建工程和Git管理
vivado tcl创建工程和Git管理原创 2023-08-08 17:33:50 · 1320 阅读 · 0 评论 -
FIFO不常规的应用
FIFO的复位相关问题,溢出原创 2023-08-03 11:19:47 · 589 阅读 · 0 评论 -
fifo读写的数据个数
FIFO的可读数据个数原创 2023-08-02 18:20:14 · 2966 阅读 · 0 评论 -
vivado调用VS code编辑器
2、vivado添加命令。原创 2023-06-16 11:37:55 · 250 阅读 · 0 评论 -
verilog不常规用法
Verilog不常规用法 举个栗子二、宏定义有了宏的帮助我们就可以将大量重复的功能放入宏中,然后在程序中直接写上一句宏即可。这样做的好处是,对我们整体代码以及综合后的结果没有任何影响,因为宏在编译的时候就已展开。普通的写法使用宏定义的写法注意事项:那个 di原创 2022-12-06 18:05:08 · 968 阅读 · 1 评论 -
xilinix DDR3 IP 使用
快速上手Xilinx DDR3 IP核----汇总篇(MIG)_孤独的单刀的博客-CSDN博客_ddr xilinx大牛文章,写的很详细转载 2022-12-05 23:29:48 · 248 阅读 · 0 评论 -
[Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I1, which is use
[Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I1, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT ce原创 2022-09-22 14:19:05 · 1062 阅读 · 0 评论 -
FPGA功耗优化
FPGA功耗优化方法原创 2022-06-18 11:37:52 · 610 阅读 · 0 评论 -
Testbench中文本数据的存储读取操作对比
本文主要讲述Testbench中如何读取和存储文本文件的数据,涉及到基础的Verilog语法。对一些数据处理的模块进行调试仿真,模块需要特定的数据输入,比如单一频率的正弦波;为了解决这个问题,我们可以用matlab,python等工具生成文本数据,然后使用Verilog将数据读取进来;Testbench可以使用2种方法进行文本数据操作readmemb, readmemh, writememb, writememh操作 fscanf, fwrite等操作readmemb, readmemh, wr转载 2022-04-01 17:31:39 · 1654 阅读 · 0 评论 -
异步fifo的空满判断原理
异步FIFO通过比较读写地址进行满空判断,但是读写地址属于不同的时钟域,所以在比较之前需要先将读写地址进行同步处理,将写地址同步到读时钟域再和读地址比较进行FIFO空状态判断(同步后的写地址一定是小于或者等于当前的写地址,所以此时判断FIFO为空不一定是真空,这样更保守),将读地址同步到写时钟域再和写地址比较进行FIFO满状态判断(同步后的读地址一定是小于或者等于当前的读地址,所以此时判断FIFO为满不一定是真空,这样更保守),这样可以保证FIFO的特性:FIFO空之后不能继续读取,FIFO满之后不能继续写转载 2022-03-21 23:08:37 · 4188 阅读 · 0 评论 -
PHY芯片88E1512之FPGA
使用DSP或zynq等配置88E1512只要搞清楚88E1512的寄存器配置,通过调用底层的MDIO驱动函数进行配置即可,而使用FPGA连接88E1512时,需要不仅需要搞清楚88E1512的寄存器配置,还要自己模拟MDIO的控制时许,这个过程中遇到的问题会增加很多。 首先解析88E1512的寄存器配置。下图为MDIO的配置时许,FPGA模拟该时序进行MDIO的配置,其中88E512的MDC最大支持12MHz.注意在配置时,需要按...原创 2021-12-14 19:34:27 · 6905 阅读 · 2 评论 -
PHY之MDIO解析
概述管理MII接口的MDIO接口是一个双线的串行接口,用来对PHY芯片等物理层信息进行操作管理MDIOMDIO(Management Data Input/Output),对G比特以太网而言,串行通信总线称为管理数据输入输出 (MDIO)。MDIO由两根线组成,MDC线是数据的随路时钟,最高速率可达几MHz(各PHY芯片有异)。MDIO线是数据的输入输出双向总线,数据是与MDC时钟同步的。MDIO前后有两种协议, 包括之前的Clause22 以及之后为了弥补Clause22 寄存器空间不足而出转载 2021-12-11 20:33:14 · 8737 阅读 · 1 评论 -
针对FFT的IP核中截位和压缩比设置后s_axis_config_tdata参数的设置
针对IP核中截位和压缩比设置后s_axis_config_tdata参数的设置//wire [7:0] config_tdata= 7'b000_0101_1; //scal_sch: [4:1] FWD_INC:[0:0] 8//wire [15:0]config_tdata=16'b0_01_0111_1_000_00100; //scal_sch: [12:9] FWD_INC:[8:8] NFFT:[...原创 2021-08-20 15:11:01 · 987 阅读 · 0 评论 -
xilinix FFT IP核使用核仿真
xilinix 的IP核 FFT功能强大IP核设置Vivado的FFT IP核支持多通道输入(Number of Channels)和实时更改FFT的点数(Run Time Configurable Transform Length)。Configuration标签下设置FFT的点数(Transform Length)和工作时钟(Target Clock Frequency),选择一种FFT结构,包括流水线Streaming、基4 Burst、基2 Burst和轻量级基2 Burst,计算速度和消耗原创 2021-08-20 14:58:00 · 1878 阅读 · 0 评论 -
7系列和UltraScale系列的FPGA的IO、Bank
关键内容提要:分别介绍两个系列的的命名方式和IObank分布。(1) FPGA IO命名方式;(3) FPGA的上电时序FPGA的IO命名。FPGA芯片IO命名方式太多,管脚也多,让人感觉很乱。这是我当年的感觉,诸如会经常听到:A13,B14···BANK34,BANK12····MIO0,EMIO···。但这确实是FPGA的特点,FPGA可以兼容多种不同的电压标准,也有丰富的IO。首先,FPGA的IO物理命名规则,也就是我们做管脚约束时候的命名,芯片通常是长方体或者正方体,所以命名原创 2021-07-15 16:35:14 · 9115 阅读 · 0 评论 -
Xilinx 7系列FPGA简介--选型参考
Xilinx-7系列FPGA主要包括:Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是,7系列FPGA采用的是统一的28nm设计架构,客户在不同子系列的使用方式上是统一的,消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。Xilinx的四个工艺级别Xilinx目前主要产品有四个工艺等级,通常情况下,Xilinx的产...原创 2021-07-15 15:19:38 · 11241 阅读 · 0 评论 -
JESD204B 使用说明
JESD204B IP核作为接收端时,单独使用,作为发送端时,可以单独使用,也可以配合JESD204b phy使用。JESD204B通常配合AD或DA使用,替代LVDS,提供更高的通讯速率,抗干扰能力更强,布线数量更少。IP设置 Configuration Tab 1、设置发送或接收;2、设置通道个数;3、设置AXI的时钟频率;4、设置内核时钟提供的源头,是否需要glbclk提供,glbclk=LaneRate / 40;默认勾选,如果不勾选,则内核时钟有refclk提供,但是转载 2021-06-25 16:53:22 · 13220 阅读 · 7 评论 -
Xilinx 7系列FPGA Multiboot介绍-远程更新
在远程更新的时候,有时候需要双镜像来保护设计的稳定性。在进行更新设计的时候,只更新一个镜像,另一个镜像在部署之前就测试过没问题并不再更新。当更新出错时,通过不被更新的镜像进行一些操作,可以将更新失败的数据重新写入Flash。这样即使更新出错,也能保证设计至少可以被远程恢复。Xilinx的双镜像方案成为Multiboot。本文对Xilinx 7系列的Multiboot做一些简单介绍。Multiboot直接操作的是两个镜像,但实际上可以用于多个镜像。为了便于描述,Multiboot中的两个镜像分别成为G原创 2021-04-22 14:59:33 · 4228 阅读 · 0 评论 -
简谈基于FPGA的千兆以太网
当今,随着互联网技术的迅速发展,采用以太网实现数据采集和控制方面的应用,成为了电子系统设计的热点。以太网具有价格低廉、稳定可靠、传输速度快、传输距离远等特点,以太网技术发展成熟,具有很高的性价比。采用以太网技术的设备,可以通过TCP/IP协议进行数据的传输,不需要进行传输协议转换,使用和维护设备简单。随着技术的发展和各类应用的需求,出现了各种以太网的标准,包括标准以太网(10Mbit/s)、百兆以太网(100Mbit/s)、千兆以太网(1000Mbit/s)和10G(10Gbit/s)以太网[1]。不同类型原创 2022-02-25 15:21:34 · 1611 阅读 · 0 评论 -
204B实战应用-LMK04821代码详解(二)
204B实战应用-LMK04821代码详解(二)一、SPI协议通过阅读LMK04821数据手册,我们可以从中知道,可以通过SPI协议对LMK04821进行寄存器的配置工作,进而实现我们设计所需要的功能。SPI协议部分,咱们可以用3线,或者4线,在本次设计中,使用3线。关于SPI的时序部分,这儿就不再赘述,手册里面都有详细的描述。图1二、SPI寄存器配置模块设计图2如图2所示,就是配置LMK04821存器的单元,信号定义如下:1、cfg_clk:系统时钟...转载 2021-03-26 11:30:33 · 1294 阅读 · 2 评论 -
vivado仿真出错
vivado仿真时,有时候会出现各种奇怪的错误,错误提示很模糊,有时候是testbanch的语法错误,有时候和路径有关系,或者是电脑防火墙每关闭;1、如下是路径问题:提示如下错误:ERROR: [XSIM 43-3225] Cannot find design unit xil_defaultlib.glbl in library work located at xsim.dir/work.查看.log文件,并没有给出实质性的错误提示,打开对应文件位置,也没有work文件,更换一台电脑再次仿真,原创 2021-03-25 16:13:36 · 9289 阅读 · 0 评论 -
lmk04821
一、LMK04821功能介绍LMK0482X系列是德州仪器推出的高性能时钟调节芯片系列,该芯片目前有三种,分别为LMK04821、LMK04826以及LMK04828,该系列芯片都支持最新的JESD204B协议。本次调试主要以LMK04821为例,对调试过程中出现的一些问题进行总结说明。其性能描述如下: 支持JESD204B; 超低的时钟抖动和噪声; 能够同时输出14路差分时钟: <1>. 7对可作为JESD204B的SYSREF时钟;<2>.转载 2021-03-25 09:11:09 · 2990 阅读 · 0 评论 -
aurora_8b10b通信
讲述aurora8b10B 的各种模式,以及控制方式概述 本课内容讲解XILINX 官方的Aurora 8B/10B IP core的使用。以下内容大部分是基于官方datasheet的翻译。有不少不完善之处,建议读者和英文datsheet一起对比阅读。 这个IP支持Kintex®-7, Virtex®-7 FPGA GTX 和GTH 收发器,Artix®-7 FPGA GTX 收发器, Zynq®-7000 GTX and GTX收发器。Aurora 8B/10B IP co...转载 2021-03-17 14:00:49 · 4044 阅读 · 1 评论 -
AXI学习笔记1
0.绪论AXI是高级扩展接口,在AMBA3.0中提出,AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-streamAXI4.0-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性扩展接口,AXI4.0-stream是ARM公司和Xilinx公司一起提出,主要用在FPGA进行以数据为主导的大量数据的传输应用。1.简介1.1 关于AXI协议AMBA AXI协议支持支持高性能、高频率系统设计。适.原创 2020-12-27 09:32:19 · 962 阅读 · 0 评论 -
ise封装IP
开发环境ISE14.7本次封装的是一个串口模块1、将需要封装达到模块设为顶层2、将UFC约束文件去使能,3、综合前去掉Add I/O Buffers4、点击综合,生成.ngc文件5、创建一个顶层文件,包含.ngc文件的输入输出端口,注意新创建的文件名和模块名与.ngc文件名称保持一致,不用例化.ngc文件module uart_ip ( input clk, //系统时钟 50MHz,或者100Mhz,和clk_freq对应 input rst_n, .原创 2020-11-27 14:56:06 · 814 阅读 · 0 评论 -
vivado中封装文件几种类型
为保护版权,或者便于公司模块化管理,需要将部分源程序封装成模块。常用的封装有三种,分别是封装成网标文件.dcp、封装成.edif文件、封装成IP。网标文件如下图所示,文件后缀是.dcp封装步骤:1、将要封装的文件设为顶层;2、在设置中将综合的属性More Option设置成 -mode out_of_context;3、将xdc文件disable,因为dcp文件中会带有当前工程的约束信息,如果没有Disable掉,那么在例化生成的dcp时会引入新的约束文件。运行综合 ;原创 2020-11-03 10:55:51 · 1466 阅读 · 0 评论 -
万兆网、10G ethernet subsystem IP核
随着FPGA在数据中心加速和Smart NIC在SDN和NFV领域的广泛应用,基于以太网接口的FPGA开发板越来越受到关注。而更高速率的以太网接口技术则是应用的关键,本文将详细介绍基于FPGA的10G以太网接口的原理及调试技术。10G以太网接口简介1、10G以太网结构10G以太网接口分为10G PHY和10G MAC两部分。如下图所示。本设计中使用了Xilinx公司提供的10G...原创 2020-10-23 14:28:56 · 7000 阅读 · 0 评论 -
ila使用约束规则
使用IAL时,在xdc中需要加入约束,不然有时候会报错,有两种方法1、直接在xdc中加入下面几句话set_property C_CLK_INPUT_FREQ_HZ 300000000 [get_debug_cores dbg_hub]set_property C_ENABLE_CLK_DIVIDER false [get_debug_cores dbg_hub]set_property C_USER_SCAN_CHAIN 1 [get_debug_cores dbg_hub]connect_d原创 2020-10-23 14:25:12 · 5981 阅读 · 2 评论 -
vivado中FPGA配置方式
一、配置模式概述Vivado设计过程中生成的bit流文件需要通过特定的配置引脚导入到FPGA中。专用配置引脚上的不同电压级别决定了不同的配置模式。可选的配置模式有:Master SPI x1/x2/x4 Master Serial Slave Serial Master BPI-Up x8/x16 Slave SelectMap x8/x16/x32 JTAG/Boundary Scan Master SelectMap x8/16不管是哪种配置模式,配置数据都是存储在FPGA中的CM原创 2020-10-23 10:00:22 · 4908 阅读 · 0 评论 -
FPGA串口收发——4Mbps失败原因
在常规的嵌入式串口调试时,一般速率要求较低,常规最高也只有256000,但是对于FPGA,往往会提出更高的要求,串口的理论最高速率是10Mbps。实际调试时发现,当串口调试助手速率设置到3M时,串口调试助手发送的数据FPGA已经不能正确接收,FPGA发送的数据,串口调试助手接收正确,当再提高速率后发现,对方发送的数据,另一方是接收不到的,查找原因发现:普通的串口调试助手在波特率设置大于3M后,输出的数据信号周期与设置的值不相同,本次实测单个bit持续的时间长度如下:串口调试助手设置波特率原创 2020-10-21 14:21:55 · 1281 阅读 · 0 评论 -
ADC之LVDS接收数据并转换
一、知识点:1、在FPGA设计过程,尤其是算法实现时hi,有时往往需要选取某个变量的动态范围地址,而verilog中常规的向量标识方法a[MSB:LSB]往往会发生错误,在此可借用a[BASE :- WIDTH]的方式实现。a[BASE+:(/-:)WIDTH]BASE:基地址WIDTH:数据宽度,固定。2、ADC选用EV10AQ190,10bit,选用单通道模式,传输接口:4...原创 2020-09-21 23:26:26 · 3143 阅读 · 0 评论 -
PL和PS端数据交互方式
常用的PL和PS数据交互方式根据交互数据量的大小有以下几种方式:1、bit或Byte级别的交互,常用于设备状态交互使用ram,AXI,RAM操作复杂,AXI操作简单,速度更快2、100MB以下的数据交互使用RAM,目前本人可以达到90MB3、200MB以下的数据交互使用AXIDMA进行数据交互,ZYNQ最快可以达到400M,本人使用US+,目前只能达到220M,如果PS端在DMA后端使用乒乓接受,应该速率更快,没有看到官方文档里面标注US+的AXIDMA最高速率4、500M以上的原创 2020-07-28 10:15:59 · 6275 阅读 · 0 评论