[难题2] VHDL定义的信号/变量溢出了，FPGA会怎么处理

Q/T/A/TC：Question/Thinks/Answer/Test Case

Q：VHDL中，变量溢出fpga会怎么操作？？

T：可以使用modesim仿真看看，或者在实际的fpga平台抓数据看

TC：test case1

     tc1：使用modesim仿真integer类型变量，定义的时候规定integer取值范围，测试代码如下：

library ieee;
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
library work;

entity test is 
	GENERIC(
		CIN: INTEGER:=80--1
	  );
	port
	(
		rst			: in std_logic;
		clk_wramclk160Hz: in std_logic;											
		catFreq			: out integer										
	);
end test;

architecture arc_test of test is 
--constant define
constant  c_FreqGenrateNo:INTEGER range 0 to 128:= 40;
signal s_wramaddr		:integer range 1 to CIN:=1;
begin
process(rst,clk_wramclk160Hz)
begin
	if(rst='1')then
		s_wramaddr <= 1;
	elsif(falling_edge(clk_wramclk160Hz)) then
		-- if(s_wramaddr>=NumbersOfTc7050) then
			-- s_wramaddr<=1;
		-- else
			-- s_wramaddr <= s_wramaddr+1;
		-- end if;
		s_wramaddr <= s_wramaddr+1;
	end if;
end process;
catFreq<=s_wramaddr;
end architecture;

   编译综合后， modesim仿真结果如下：

可见，modesim在run all时有错误提示，无法正常运行

 

  TC2：将TC1中的代码，编译综合布线下载后，加载至fpga，使用signalTap II 抓取信号波形，抓取波形如下：

代码：

结果：

 

结论：定义的信号，虽然定义了数据大小范围，但是，会根据实际的数据大小的位数进行溢出。

（只限于QuartusII13.0 编译在altreafpga上测试，其他平台未知）

所以最终结果是啥？

A：

A1)