HDLbits_Edgecapture

 

原题目大意为，捕捉输入信号的下降沿并另输出信号对应位为1，在reset信号出现之前，输出信号为1的位值不变。

代码如下

module top_module (
    input clk,
    input reset,
    input [31:0] in,
    output [31:0] out
);
    wire [31:0] mid ;
    always @(posedge clk) begin
        mid <= in ;
        if(reset) begin
            out <= 32'b0 ;
        end
        else begin
            out <= (~in & mid) | out ;//符号|之前的语句意在捕捉输入信号的下降沿，或上out，即，若输出信号位已为1，则仍保持为1不变
        end
    end

endmodule