UVM monitor是一个passive component,通过virtual interface来捕获DUT的信号,并将他们转化为sequence item格式。sequence item或者transactions被广播给其他component组件,如UVM scoreboard,coverage collector等。monitor使用TLM analysis port来广播transactions事务。
uvm_monitor 类声明:
virtual class uvm_monitor extends uvm_component
用户定义的monitor必须从 uvm_monitor 扩展,而 uvm_monitor 派生自 uvm_component。
class <monitor_name> extends uvm_monitor;
1 uvm_monitor class hierarchy
2 Purpose of Monitor
- 捕获信号电平(signal level)信息并将其转化为transaction事务。
- 使用 TLM 端口将transaction广播到其他组件,以进行覆盖范围收集和检查(scoreboard)。如果需要,它还可以使用启用/禁用旋钮来控制它们。
- 捕获特定于协议的信息并将其转发到进行协议检查的相关scoreboard或checker。
3 How to create a UVM monitor?
- 创建一个从 uvm_monitor 扩展的用户定义的monitor类,并将其注册到工厂中。
- 声明virtual interface句柄,以在 build_phase 中使用配置数据库检索实际接口句柄。
- 声明analysis port来广播sequence item或transaction。
- 编写标准 new() 函数。由于monitor是一个 uvm_component。new() 函数有两个参数:字符串名称 name 和 uvm_component 父类 parent。
- 实现 build_phase 并从配置数据库获取接口句柄。
- 使用virtual interface句柄实现 run_phase 以对 DUT 接口进行采样并转换为transaction事务。write() 方法将事务发送到收集器组件。
4 UVM Monitor Example
class monitor extends uvm_monitor;
// declaration for the virtual interface, analysis port, and monitor sequence item.
virtual add_if vif;
uvm_analysis_port #(seq_item) item_collect_port;
seq_item mon_item;
`uvm_component_utils(monitor)
// constructor
function new(string name = "monitor", uvm_component parent = null);
super.new(name, parent);
item_collect_port = new("item_collect_port", this);
mon_item = new();
endfunction
function void build_phase(uvm_phase phase);
super.build_phase(phase);
if(!uvm_config_db#(virtual add_if) :: get(this, "", "vif", vif))
`uvm_fatal(get_type_name(), "Not set at top level");
endfunction
task run_phase (uvm_phase phase);
forever begin
// Sample DUT information and translate into transaction
item_collect_port.write(mon_item);
end
endtask
endclass