本文详细介绍了基于Vivado的ZYNQ PL开发步骤，包括新建工程、设计输入、分析综合、约束输入、设计实现和下载比特流。在设计输入阶段，展示了如何添加Verilog代码，并解释了代码功能。约束输入阶段，提到了IO管脚和时钟周期约束的重要性。最后，讨论了如何下载比特流到PYNQ-Z2开发板，并指出未经固化的程序会在断电后丢失，需要通过嵌入式SDK进行固化。
2 ZYNQ PL开发
开发流程
开发使用vivado，流程如下
1.新建工程
工程项目含义
这里简单介绍下各个工程类型的含义。“RTL Project”是指按照正常设计流程所选择的类型，这也是常用的一种类型
“RTL Project”下的“Do not specify sources at this time”用于设置是否在创建工程向导的过程中添加设计文件，如果勾选后，则不创建或者添加设计文件；
“Post-synthesis Project”在导入第三方工具所产生的综合后网表时才选择；
“I/O Planning Project”一般用于在开始 RTL 设计之前，创建一个用于早期IO 规划和器件开发的空工程；
“Imported Project” 用于从 ISE、XST 或 Synopsys Synplify 导入现有的工程源文件；
“Example Project”是指创建一个 Vivado 提供的工程模板。
这个可以加也可以跳过
这个可以加也可以跳过
对应型号选择板卡，我用的是pynq-z2，直接选择xilink集成好的板卡
如何添加pynq-z2板文件看这一篇博客
如何添加PYNQ-Z2板文件到Vivado
（1）Flow Nav
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