system verilog的学习(一）

最新推荐文章于 2024-09-27 07:05:19 发布
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分类专栏： systemverilog
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本文链接：https://blog.csdn.net/buzhiquxiang/article/details/103965739
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本文介绍了System Verilog作为硬件验证语言的特点，包括受约束的随机激励生成、功能覆盖率、面向对象的结构、多线程通信等。重点讨论了如何构建测试平台，如分层测试平台的构建，以及如何利用功能覆盖率指导测试。随机测试和定向测试相结合，用于发现设计中的漏洞。测试平台的构建涉及信号、命令、功能和场景层，旨在确保设备在各种条件下能正确运行。
摘要由CSDN通过智能技术生成

system verilog 硬件验证语言（Hardware Verification Language，HVL)

  • 受约束的随机激励生成
  • 功能覆盖率
  • 更高层次的结构（面向对象）
  • 多线程及线程间的通信
  • 支持HDL数据类型，例如verilog的四状态数值
  • 集成事件仿真器

（硬件设计的目的在于创建一个基于设计规范并能完成特定任务的设备）
（1）受约束的随机激励
（2）功能覆盖率
（3）使用事务处理器的分层测试平台
（4）对所有测试通用的测试平台
（5）独立于测试平台之外的个性化测试代码
定向测试：（找出设计中预期的漏洞）->在时间轴上往前推进，覆盖率可能维持不变
在这里插入图片描述
随机测试：（能够找出预料不到的漏洞）->需要用功能覆盖率来评估验证的进展情况
在这里插入图片描述
随着漏洞出现率的下降，创建新的随机约束去探索新的区域，最后的几个漏洞可能通过定向测试来发现，但是绝大部分的漏洞都应该会在随机测试中出现。

受约束的随机激励：希望仿真器能产生随机激励，但同时又不希望这些激励数

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