数字电路设计之奇偶分频的verilog实现

奇偶分频使用计数器实现

1、若要进行N倍偶数分频，那么计数器就要从0~N/2-1，到N/2-1时反转。

例子：进行16分频。

module Even_Fre( clk_in,rst,clk_out );

  input wire clk_in,rst;

 output reg clk_out;

 reg   [2:0]count;

 always@(posedge clk_in) begin

    if( rst == 0 ) begin

     count   <= 0;

  clk_out <= 0;

 end

 else

 if( count == 7) begin

     count   <= 0;

     clk_out <= !clk_out;

 end

 else begin

    count    <= count + 1;

    clk_out  <= clk_out;

 end 

 end

endmodule

 

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