基于Verilog代码命名的六大黄金法则

    技术精髓运用，熟能生巧有绝招，下面针对多次的个人实践和总结给大家归纳出Verilog代码命名的黄金法则。
　　关于Verilog代码中命名的六大黄金规则。
　　1. 系统级信号的命名。
　　系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys开头。
　　2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n；
　　3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如CpuRamRd信号，经锁存后应命名为CpuRamRd_r。低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。
　　如CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr多级锁存的信号，可多加r以标明。如CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。
　　4. 模块的命名。
　　在系统设计阶段应该为每个模块进行命名。命名的方法是，将模块英文名称的各个单词首字母组合起来，形成3到5个字符的缩写。若模块的英文名只有一个单词，可取该单词的前3个字母。各模块的命名以3个字母为宜。例如：Arithmatic Logical Unit模块，命名为ALU。Data Memory Interface模块，命名为DMI。Decoder模块，命名为DEC。
　　5. 模块之间的接口信号的命名。
　　所有变量命名分为两个部分，第一部分表明数据方向，其中数据发出方在前，数据接收方在后，第二部分为数据名称。两部分之间用下划线隔离开。第一部分全部大写，第二部分所有具有明确意义的英文名全部拼写或缩写的第一个字母大写，其余部分小写。