Verilog基本格式规范说明

Verilog基本格式规范说明

Verilog命名规范与格式说明
Verilog语言并没有固定的命名规范与编写格式，每个人根据自己的喜好而定就行了，我自己比较喜欢下面规范与格式。这里先写一部分，后面如果有补充的在加上。

Verilog命名规范：

1、所有输入端口以大写I加下划线开始，然后后面内容的一律用小写，信号比较长的话，后面的小写用下划线隔开。如：

input I_clk;

input I_led_mode;

如果输入端口低电平有效的话就在末尾加下划线和小写n，如：

input I_rst_n;

2、所有输出端口以大写O加下划线开始，然后后面内容的一律用小写，信号比较长的话，后面的小写用下划线隔开。如：

output O_led;

output O_led_mode;

3、所有reg变量以大写R加下划线开始，然后后面内容的一律用小写，信号比较长的话，后面的小写用下划线隔开。如：

reg R_cnt;

reg R_cnt_100ms;

4、所有wire变量以大写W加下划线开始，然后后面内容的一律用小写，信号比较长的话，后面的小写用下划线隔开。如：

wire W_cnt;

wire W_led_mode;

5、所有常量(parameter变量)以大写C加下划线开始，然后后面内容的一律用大写以示与变量的区别，信号比较长的话，后面的大写用下划线隔开。如：

parameter C_IDLE;

parameter C_FLASH_READ;

6、命名一定要有意义，看着变量名就大概能猜出它的作用，并适当采用缩写，下面几个缩写是写代码过程中比较常用的缩写。

‘rd’代替‘read’

‘wr’代替‘write’

‘cnt’代替‘count’

‘rst’代替‘reset’

‘addr’代替‘address’