FPGA应用篇
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CAOXUN_FPGA
这个作者很懒,什么都没留下…
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FPGA外部触发信号毛刺产生及滤波
FPGA外部触发信号毛刺产生分析定位及滤波解决方案原创 2023-08-09 10:14:47 · 2124 阅读 · 0 评论 -
Vivado与ISE关于FIFO和BRam的复位信号差异
Vivado与ISE关于FIFO和BRam的复位信号差异总结!原创 2023-03-03 11:45:10 · 1434 阅读 · 0 评论 -
XAPP585 - Serdes 1_to_7_sdr 解读
高速串行通信经常需要用到 XILINX FPGA 内部专用的 SERDESE 模块来实现串并转换。 LVDS 配合 SERDESE可以充分发挥 FPGA 的高速接口优势。 SERDESE 分输入和输出,输入采用 ISERDESE, 输出采用 OSERDESE,OSERDESE 的使用要比 ISERDESE 简单。...原创 2022-07-04 14:24:56 · 4262 阅读 · 3 评论 -
Vivado生成及仿真网表文件
Vivado生成及仿真网表文件1- 将子模块设置为顶层模块 - 右键Set as top2-将该顶层模块设置综合属性Options中将-faltten_hierarchy设置为full属性(意思是模块综合后的层级结构全部为展开,只剩下顶层)。在综合时Vivado会自动将顶层的I/O端口插入IO buffer,设置-mode out_of_context属性,表示在该级不插入任何I/O buffer。3- 综合工程并通过TCL命令生成网表文件综合过后,点开“Open Synthes原创 2022-05-17 13:40:04 · 8363 阅读 · 0 评论 -
Zynq - Simple DMA Loopback Test
基于Zynq FPGA Simple DMA环回测试0 概述 DMA技术是指外设与系统内存进行数据交换,而不通过CPU直接参与的接口技术。该技术特别适合大批量数据的收发,可以提高传输速率和传输效率。在整个DMA数据交互过程中,CPU通过配置指定寄存器,只需要提供起始地址和传输长度和传输使能等参数信息给DMA控制器,DMA控制器可以接管总线,并访问内存,等待传输结束,产生一个中断信号告知CPU,并交出总线控制权。1 Xilinx PL端DMA软核介绍Xilinx AXI ...原创 2021-09-09 17:24:59 · 881 阅读 · 0 评论 -
Zynq DMA与Dcache一致性调试
0. 背景 Zynq FPGA的优势之一就是PS端与PL端基于高带宽的协同设计,以简化系统的硬件架构和提高系统的集成度和整体性能。例如:在某些硬件加速应用场合,PL端需要与DDR3存储芯片进行高速率的数据交互,且通常都采用DMA方式实现的。 PS端集成DMA控制器硬件单元CDMA,PL端有AXI DMA软核可以使用。整个数据交互通信链路的节点包含5个。 CPU <——> Dcache <——> DDR3 <——> ...原创 2021-08-30 15:43:51 · 3657 阅读 · 1 评论 -
基于Xilinx FPGA XDMA的PCIE通信
基于Xilinx FPGA XDMA的PCIE通信0 概述 最近因仪表项目需求,需要上位机PC端通过PCIE接口与FPGA功能子卡进行数据通信,故开始研究基于Xilinx A7 FPGA实现PCIE接口功能。1 准备工作 要实现上位机Host端与FPGA子卡设备端通过pcie接口通信,需要3个必备条件:(1)上位机应用程序;(2)pcie驱动程序;可以从Xilinx官网下载对应系统驱动,然后进行二次开发,添加用户所需的驱动函数(3)FPGA子卡端PCIE逻辑程序;...原创 2021-04-16 17:54:15 · 10902 阅读 · 9 评论 -
CRC校验 - 基于FPGA的实现
CRC校验 - 基于FPGA的实现0 背景 CRC即循环冗余校验:常用于数据通信领域中,通常由发送端添加校验码于单帧数据的尾部,并由接受方进行提取和校验该帧数据传输是否正确。循环冗余检查(CRC)是一种数据传输检错功能,对数据进行多项式计算,并将得到的结果附在帧的后面,接收设备也执行类似的算法,以保证数据传输的正确性和完整性。1 FPGA硬件实现CRC校验 CRC计算采用模2除法,本质是对应比特位的异或运算。计算原理我仔细推究,通常硬件实现方式分为...原创 2021-01-14 11:11:02 · 6671 阅读 · 4 评论 -
FPGA TESTBENCH读取文件数据
FPGA TESTBENCH读取文件数据`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 13:44:03 12/09/2020// Design Name: Fir_Filt_top// Module Name: E:/Aligei_W...原创 2020-12-09 14:42:30 · 1167 阅读 · 0 评论 -
ISE14与win10系统不兼容问题解决
ISE14与win10系统不兼容问题解决ISE Error: Incorrect number of bits in bitstream (18) for FDRI write.解决方法:参考链接https://forums.xilinx.com/t5/General-Technical-Discussion/Fatal-Error-in-bitgen-after-upgrading-project-to-ISE-14-7-from/m-p/456738#M18562解决...原创 2020-07-01 14:05:29 · 1723 阅读 · 2 评论 -
FPGA高速收发器GTX/GTH关于外部参考时钟MGTREFCLK的设计
FPGA高速收发器GTX/GTH关于外部参考时钟MGTREFCLK的设计0 背景 最近在调试多片FPGA基于GTX高速收发器的芯片间接口通信,FPGA型号为Kintex7-325T。硬件板卡是直接购买第三方厂家的产品。遇到了1个重要问题:“GTX外部参考时钟MGTREFCLK的设计对通信链路的影响”。详见下文。1 问题描述 & 解决...原创 2019-12-26 09:37:26 · 17271 阅读 · 6 评论 -
多片FPGA级联通信 —— 数据流缓冲FIFO的深度如何选择
多片FPGA级联通信 —— 数据流缓冲FIFO的深度如何选择0 背景 最近接触的项目中,涉及到多片FPGA级联模式下,数据流的收发如何进行合理的缓存是需要重点考虑的。由于多片FPGA之间的通信接口均采用相同的传输速率1.25Gbps,故理论上在接收端采用缓冲FIFO即可将数据流完整的接收,并保存在本地SDRAM中。 ...原创 2019-12-17 17:27:48 · 2854 阅读 · 0 评论 -
FPGA基于Verilog语言的有符号乘法运算及时钟工作频率的优化
FPGA基于Verilog语言的有符号乘法运算及时钟工作频率的优化0 背景 最近程序涉及到有符号数的乘法运算,且乘法因子的位宽超过单个DSP48E支持的位宽(25*18),当然如果采用多个DSP48E级联的模式,则可以进行位宽拓展。 程序中两个有符号的乘法因子的位宽分别为A【38:0】,B【9:0】,程序中直接采用二者相乘的方...原创 2019-07-02 17:14:30 · 2629 阅读 · 0 评论 -
Xilinx FPGA常见配置模式总结
Xilinx FPGA常见配置模式总结 Spartan6系列FPGA常见的配置模式有5种,由模式输入管脚M1、M0决定。该5种模式详见下图。 该5种模式可分为3大类,1. JTAG模式(可归为从模式);2. 主模式;3. 从模式。主模式又划分为master serial模式、master parallel模式,从模式分为slave serial模式、slave原创 2017-11-06 14:12:47 · 16541 阅读 · 0 评论 -
IP数据报首部校验和算法说明
《IP数据报首部校验和算法》1. IP数据报首部校验主要用于保证IP数据报头的完整性。2. 该算法为“反码求和校验”,”反码求和校验“是一个专用术语,区别于先求反码再求和。3. 该算法过程如下文所示例。 => 发送方 i. 将校验和字段初始化为0,然后将IP报头按照16bit分成多个单元,如果报头长度不是 16bit整数倍原创 2017-12-28 16:26:28 · 4562 阅读 · 0 评论 -
基于FPGA的串口通信调试问题总结
原创 2018-02-09 14:36:30 · 3935 阅读 · 1 评论 -
基于FPGA的双口RAM读写操作
基于FPGA的双口RAM读写操作(连续读写) 最近在使用双口RAM作为数据流的缓存,拟采用连续写入,然后连续读出的方式,即每个数据占用1个clock时钟周期。写入操作:wren,wraddr, datain可同时有效并赋值;读出操作:1. 当rden使能有效后一个周期,数据才输出(注意点); 2. 读操作地址在rden使能有效后,需要不断自加递增; 读操...原创 2018-03-06 11:30:20 · 14130 阅读 · 0 评论 -
FPGA基于Verilog的有符号加法及有符号乘法运算
0 背景 最近所做的工作涉及到有符号数、无符号数之间的加法运算和乘法运算。例如:有些输入数据是有符号数据,有些参数为无符号数据,它们之间进行算术运算,就会涉及到符号位的变化及运算结果位宽的变化,如果没有总结出规律,很容易得不到正确的结果,下文将对有符号数加法及乘法的运算规律进行详述。1 有符号数加法运算 假设定义两个8位数据,[7 : 0] A,B,其中A为无符号数,B为有符号数据;...原创 2018-03-19 18:09:00 · 17599 阅读 · 0 评论 -
优化/提高modelsim的仿真速度
背景 最近在做基于FPGA的CT图像重建算法仿真方面的工作,需要用Modelsim对算法部分的RTL代码进行功能仿真测试。在用modelsim进行仿真时,发现仿真速度较慢,modelsim仿真1.2us的RTL代码逻辑,就消耗了物理时间约1S。我的一帧图像数据大概需要3S的代码逻辑,那么算下来对应的物理时间就是N天(没细算),顿时心凉凉了!于是,在网上查了半天,发现现成的解决方案帖子不多,于...原创 2018-07-13 17:00:21 · 12822 阅读 · 1 评论 -
基于LVDS差分接口之IOSERDES的高速串行通信
基于LVDS差分接口之IOSERDES的高速串行通信0 背景 最近的项目涉及5片FPGA之间的多机通信,1片主FPGA,4片从FPGA,5片FPGA采用星形连接的拓扑结构。4个从机与主机之间通信接口采用基于LVDS_33的差分IO接口标准,以满足高速率,抗干扰,chip-to-chip的数据流传...原创 2019-02-22 14:34:03 · 5435 阅读 · 0 评论 -
基于FPGA实现OV5640摄像头的视频图像采集及VGA显示
基于FPGA实现OV5640摄像头的视频图像采集及VGA显示0. 背景 最近有些空闲时间,就想着去尝试实现视频图像采集及显示系统,因为以前涉及的数据采集传输系统主要是采集一维物理量,如最常见的就是实时采集各种单一维度的传感器信号,如温度,压力,光通量,加速度等。图像信号虽然采用水平像素和...原创 2018-09-12 17:34:47 · 36255 阅读 · 20 评论 -
FPGA之乘法运算基于USE_DSP资源来实现
FPGA之乘法运算基于USE_DSP资源来实现0 背景 最近在尝试采用并行40个通道运算来实现CT图像FDK算法的重建工作,其中每个通道运算具有一致性和独立性,主要涉及到乘法和加法运算,然后想将两个无符号数的乘法采用USE_DSP硬核来实现。1 ...原创 2018-11-08 14:06:38 · 5584 阅读 · 0 评论 -
Modelsim仿真之精度设置错误
Modelsim仿真之精度设置错误0 背景 最近在用ISE和Modelsim联合仿真调试程序,可刚一打开modelsim,就弹框 are you want to finish,然后提示错误内容为Error: (vsim-3601) Iteration limit reached at time ...原创 2019-04-28 16:30:33 · 7103 阅读 · 0 评论 -
基于Chipscope的多片FPGA同时调试——奇怪现象Mark
基于Chipscope的多片FPGA同时调试——奇怪现象之 某一FPGA在线Configuration时,也会造成其他几片FPGA同时重新加载程序0 前言 最近的项...原创 2019-05-15 10:11:55 · 648 阅读 · 0 评论 -
多通道Aurora 8b10b核收发通信
多通道Aurora 8b10b核之参考时钟如何合理分配0 背景 最近项目涉及到采用Aurora 8b10b IP核进行多通道收发通信,即一片主FPGA与4片从FPGA采用独立的aurora通信链路进行数据收发通信。程序编写完毕后,在ISE14.7工具进行编...原创 2019-06-05 15:35:38 · 5013 阅读 · 1 评论 -
FPGA大牛博客汇总
FPGA大牛博客汇总(1) 昵称:yf869778412 链接地址:https://www.cnblogs.com/chengqi521/p/8242183.html(2) 昵称:FPGADesigner ...原创 2019-06-12 15:36:03 · 2308 阅读 · 0 评论 -
Verilog之计数器资源优化
Verilog之计数器资源优化 采用Verilog编写计数器延时或定时时,会消耗FPGA的片内资源,同时也进而对综合出来的逻辑电路的路径延时产生影响。为此本文探讨以下两种情况对FPGA片内资源的消耗,以及路径延时对系统最大工作频率的影响。其一,计数器实现语句位于同一个always逻辑块中;其二,计数器实现语句采用单独的always逻辑块,与程序其他逻辑块相互独立。 (1)原创 2017-10-27 13:57:48 · 5317 阅读 · 0 评论