Vivado生成及仿真网表文件

Vivado生成及仿真网表文件

1- 将子模块设置为顶层模块 - 右键Set as top

2-将该顶层模块设置综合属性

Options中将-faltten_hierarchy设置为full属性（意思是模块综合后的层级结构全部为展开，只剩下顶层）。

在综合时Vivado会自动将顶层的I/O端口插入IO buffer，设置-mode out_of_context属性，表示在该级不插入任何I/O buffer。

3- 综合工程并通过TCL命令生成网表文件

综合过后，点开“Open Synthesized Design”，在TCL控制台输入命令：

（1）导出顶层模块例化文件，输出文件名跟顶层名一致。

  write_verilog -mode synth_stub E:Netlist/netlist_test.v

  (2) 导出综合后的网表文件。

        ① 不含Xilinx IP

        write_edif  E:Netlist/netlist_test.edf

        ② 包含Xilinx IP

        write_edif -security_mode all E:Netlist/netlist_test.edf

4- 导入网表文件并进行综合后仿真

(1)导入网表文件及例化.v文件

 (2)对该网表进行综合后仿真 - 门级仿真

 

注意：如果进行RTL功能仿真，则网表文件不支持。因为打开网表文件，全部都是对应的门级电路原语。