vivado 关于 UltraFast 设计方法

赛灵思 ® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定

的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度

和最高的效率实现期望的设计目标。

为帮助您有效利用 UltraFast 设计方法的优势，赛灵思提供了下列资源。

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本指南中描述了各种设计任务、分析与报表特性，以及用于设计创建和收敛的最佳实践。

• UltraFast 设计方法快捷参考指南 (UG1231) [ 参照 2] 重点介绍易用型双面卡格式的关键设计方法步骤。

• UltraFast 设计方法检查表 (XTP301) [ 参照 3] 可通过赛灵思 Documentation Navigator 访问，另外也能够以单独电

子数据表的形式查看。您可以借助该检查表认清设计进程中的常见错误与决策点。

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可以在 Vivado ® Design Suite 中使用 Tcl 命令 report_methodology ，在每个设计阶段做设计方法论相关的设计

规则检查 (DRC) 。

• UltraFast 设计方法系统级设计流程框图展示了完整的 Vivado Design Suite 设计流程图，这个可以在赛灵思

Documentation Navigator 中找到。您可以通过单击框图中的设计步骤打开相关文档、辅助材料，以及常见问题解

答，帮助启动设计。

UltraFast 设计方法检查表中的问题，重点指出了通常难以发现或经常忽略的问题，而这些典型的问题会导致设计决策

在后期形成分歧。检查表中的每个视图：

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面向常规设计团队中的特定角色。

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包含设计流程每个步骤中常见问题与推荐的应对措施，包括项目规划、电路板与器件规划、 IP 与子模块设计，以

及顶层设计收敛。

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还包含文档与培训章节，列出了设计流程步骤的相关资源。

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提供指向本指南或其他赛灵思文档中内容的链接，为应对相关问题引起的设计顾虑提供了指导。

使用 UltraFAST 设计方法 DRC

Vivado Design Suite 包含一套方法相关的 DRC ，您可以通过 Tcl 命令 report_methodology 运行。该命令的规则针

对下列各设计阶段：

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在细化 RTL 中综合前开展 RTL 结构验证

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综合后验证网表和约束

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设计实现后验证约束与时序相关问题。

建议： 为达到最佳效果，请在设计的每一个阶段运行方法 DRC ，并在开展下一阶段前解决发现的任何问题。