DDR知识积累

DDR知识积累
二、资料参考:

DDR3L芯片手册《MT41K1G8 – 128 Meg x 8 x 8 banks》
博客:DDR硬件设计要点详解(包括电源部分) - 鳄鱼泪 - 博客园
锐致创新:从原理上解释什么是DDR的ZQ校准?
三、文章正文

DDR3硬件设计
个人认为硬件设计主要包括三个部分,芯片原理图电源引脚设计、芯片原理图信号引脚设计、PCB设计。在完成以上两部分设计时就要考虑:信号完整性设计、EMC设计。

根据芯片手册,芯片引脚如图:

其中引脚大致分为3类:电源引脚,数据、地址引脚,控制命令引脚;

电源引脚:VDD(芯片内部供电)、VDDQ(数据线I/O供电) VREF(参考电);具体电流技术手册中含有且时序1.5>0.75(VTT使用专门的电源芯片出);参考电源Vref,参考电源Vref要求跟随VDDQ,并且Vref=VDDQ/2,所以可以使用电源芯片提供,也可以采用电阻分压的方式得到。由于Vref一般电流较小,在几个mA~几十mA的数量级,所以用电阻分压的方式,即节约成本。VDD和VDDQ一般合并1.5V;VTT为匹配电阻上拉到的电源,VTT=VDDQ/2
DDR1:2.5V(工作电压)DDR2:1.8V;

DDR3:1.5V:DDR3L:1.35V

DRR4:1.2V

数据、地址引脚:存在有分时复用;开始其中A0-A15作为行地址线、然后A0-A13表示列地址线,BA0-BA2:BANK地址线;故内存空间:【216*28*23】(地址空间数量)*23=8Gb;如图:

DDR内部逻辑图
DQ0-DQ8:数据线对应第一个地址存储8位数据;A10/AP、A12/BC#还具有第三种功能:

A10在预充电命令发出后:A10=0表示选择0-2BANK中选择一个预充电、A10=1,三个BANK同时预充电;

A12也是在读写命令和MR寄存器中使能后,决定突发长度是8bit还是4bit;

另外:DQS和DQS#(Data strobe)数据选取秒冲,在读写时是跟随DQ线同时发出。

控制命令引脚:时钟信号差分对(CK/CK#)/时钟使能(CKE)、RAS(行地址有效)、CAS(列地址选择)、CS(片选引脚)、WE#(写使能)、DM(数据掩码)、RESET#(DDR复位)、ODT(抑制终端反射引脚)、ZQ(信号线上的输出驱动电平校验)。
以上的电平除了ZQ引脚之外,均为Input类型表示均有外部输入到DDR内部。故一般采用33欧姆电路并联端接到VTT。并且各个引脚均要控制器(CPU/FPGA)对应引脚相连。

ZQ引脚手册指出采用240Ω电阻到VSS;DDR的校准用于了校准输出驱动器的阻抗和ODT输出阻抗.现在以ODT为例讲述:假设ODT输出负载的电阻为30欧姆,为了减少信号反射必须要设置上拉端接电阻为30,故通过DDR的MR1[9,6,2]寄存器设置ODT的端接电阻为30欧姆,具体是根据ZQ参考电阻值,通过开关下图中的PMOS管的个数达到需要的端接30欧姆电阻。具体内容参考下图:

校准功能框图

校准过程详解

ODT端接

ODT的端接电阻RTT的值是根据ZQ引脚上的基准电阻的几分之几确定的,对应寄存器的值不同。通过设定RTT上下拉的阻值,这样DQ引脚输出的波形的电平基本确定。

PCB设计:

DDR布局:采用FLY—BY,拓扑结构,这样stub线最短,EMI能够减小。

电源部分走线:在芯片电源输入引脚加入去偶电容;大电容和小电容并联使用,小电容靠近芯片。电源层比地层内缩20H,H为电源层与地层之间的间距;

DQ、DQ、CLK三者走线差分走线阻抗控制在100欧,注意等长、且保持平行走线以及相互之间满足3W原则。

DDR存储单元:DDR中的每一个存储单元内部都是由行地址选通晶体管、列晶体选通晶体管、刷新放大器、存储电容组成;刷新放大器是将存储电容中的电压放大作用。

  1. DDR3访问逻辑:
    下图为DDR的状态框图

根据这个状态框图本人划分出几个常用状态:

1、芯片进入准备状态:主要包括:上电、复位、初始化、ZQ校验、命令等待状态、刷新、自刷新。

芯片进入准备逻辑
复位:芯片复位信号低电平有效,只需要拉低就行。低电平的时间保持100ns,复位期间芯片不操作其他命令。在RESET信号保持100ns后,CKE信号必须先拉低然后RESET信号才能够拉高。RESET信号拉高后SDRAM进入初始化,初始化的过程需要在时钟稳定后进行:主要工作内容是设置模式寄存器。然后在进入ZQ校验模式。

一下是芯片模式寄存器具体内容:

MRS寄存器

2、芯片有效时序

3、芯片读:

读延时(RL)

RL时序
连续突发

先读后写

读完执行预冲电:

3、写操作

写突发:

连续写

先写然后读

写完预充电(怕芯片长时间的操作,不予充电会丢失数据)

4、预冲电

5、自刷新

以上基本是本人认为的DDR3操作步骤,具体代码由于是刚入职的小白,驱动程序只在研究生期间自学过,由于工作岗位为硬件故未从事,不过有机会依据希望以后能够把软件作为一种兴趣本人不会最多只能够看懂时序,在实际的调试过程中需要注意各个信号的边沿时间和时钟稳定性。

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