2014年08月_chenchen410

翻译 Synchronization and Edge-detection-检测非时钟信号边沿

Synchronization and Edge-detectionThe ProblemQuite often your code needs to react to a change on some control signal. That can be an external input, something saying that another part of the circu

2014-08-29 15:34:08 1429

转载如何將RTL產生netlist後讓其他人作synthesis? (SOC) (ISE)http://www.cnblogs.com/oomusou/archive/2011/02/12/ise_ngc

(原創) 如何將RTL產生netlist後讓其他人作synthesis? (SOC) (ISE)Abstract有時我們與其他人一起合作，又想保護自己的RTL code，但又希望別人可以作synthesis、simulation與implementation，此時我們希望只給對方synthesis後的netfile file，而不要給對方RTL code，我們該怎麼做呢?Intro

2014-08-26 16:09:54 1655

转载 VS2010 如何添加H文件目录和LIB目录http://blog.csdn.net/blaider/article/details/6630232

VS2010 如何添加H文件目录和LIB目录分类： Visual Studio开发工具 2011-07-24 21:31 17958人阅读评论(13)收藏举报 2010dll 第一次使用VS2010，也是初学者开始编写VC++，程序首先学习编写DLL文件，编译完自己的DLL文件后，要在其它项目中使用，开始遇到很多错，但是在网上搜索了好久后，终于解决了问题。

2014-08-26 15:38:29 715

原创 The difference between register(寄存器), latch(锁存器) and flip-flop(触发器)

register:寄存器，a hardware register stores bits of information in such a way that systems can write to or read out all the bits simultaneously.

2014-08-23 00:25:02 5449

转载如何計算浮點數? (SOC) (Verilog) http://www.cnblogs.com/oomusou/archive/2008/10/11/verilog_floating.html

Abstract演算法常常會遇到浮點數運算，如何計算浮點數是Verilog初學者常問的問題。Introduction使用環境：Quartus II 8.0在DE2的DE2_TV與DE2-70的DE2_70_TV範例中，有個YCbCr2RGB.v，負責將YCbCr轉成RGB，其公式如下：

2014-08-22 22:29:36 906

原创提醒：lab电脑小键盘符号与数字键转换，numlock

lab电脑的小键盘区，在windows下正常，但在linux中，

2014-08-22 20:44:24 1062

转载有限狀態機FSM coding style整理 (SOC) (Verilog) http://www.cnblogs.com/oomusou/archive/2011/06/05/fsm_coding

AbstractFSM在數位電路中非常重要，藉由FSM，可以讓數位電路也能循序地執行起演算法。本文將詳細討論各種FSM coding style的優缺點，並歸納出推薦的coding style。Introduction使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e + Quartus II 8.1本文將討論以下主題：1.Moore FSM的架構

2014-08-22 17:03:43 1613

转载如何转载博客

lslyhj的专栏目录视图摘要视图订阅7月推荐文章【限时活动】建专辑得大奖社区问答第九期：老罗的Android之旅当青春遇上互联网，能否点燃你的创业梦推荐有礼--找出您心中的技术大牛csdn如何转载别人的文章 - jiangping_zhu的专栏 - 博客频道

2014-08-22 16:57:14 434

原创 module的嵌套调用与执行顺序分析(systemverilog)

在systemverilog中，module可以被嵌套调用。最顶层的module名应与

2014-08-21 23:54:11 4374

原创在linux中HDL的unit文件架构

在linux系统中，若使用modelsim作为仿真工具，文件的系统架构规范xi

2014-08-21 16:26:22 830

原创 Program Block-systemverilog

systemverilog中的Program Block与module有些类似，但module是基于硬件思想，

2014-08-21 15:43:17 1901

原创 class-new()函数, static or automatic(systemverilog)

在systemverilog中支持class，class与module此class与c++中的class类似。

2014-08-20 23:58:28 5480

原创 Procedural Statements-各种功能模块简单说明(systemverilog)

Procedural statements are introduced by the followinginitial // enable this statement at the beginning of simulation and execute it only oncefinal // do this statement once at the end of simulat

2014-08-20 23:12:10 808

原创 systemverilog 中多种always

在systemverilog中，仍然支持verilog中的always,但同时新增了

2014-08-20 22:34:00 3471

原创 systemverilog数据类型

systemverilog兼容一些c中的数据类型，也增加了一些特有的数据x

2014-08-20 21:10:29 5657 1

原创 task and function(systemverilog)

一个复杂的testbench是非常冗长且复杂的。解决这种复杂性的一种途径是将代码分割由一些小的段落组合而成。verilog中的function和task可以帮助我们完成复杂代码段的分割。function包含输入声明并返回一个值（一般为reg类型或者integer类型），当被调用时，函数立即执行因此在函数中不可以有时间控制结构。相比而言，task结构更加的灵活，该结构可以包含有输入，输出以及双向端口

2014-08-20 19:31:49 9710

原创 lab simulation files' hierarchy(systemverilog)

\source\tb\systemverilog 中是testbench及相关class

2014-08-20 00:02:15 871

原创 systemverilog-modelsim中运行命令，时间精度,include

systemverilog 支持fork join语句，其中的语句默认是并行执行，但其中begin end

2014-08-15 23:20:18 3953

原创 verilog 中signed数据处理，负数

verilog中支持signed 数据类型，即支持负数的处理。此时参与运算的

2014-08-15 17:17:57 31745

原创 always block內省略else所代表的電路(Verilog)

Abstract在Verilog中，always block可以用來代表Flip-Flop, Combination Logic與Latch，本文比較在不寫else下，always block所代表的電路。Introduction在C語言裡，省略else只是代表不處理而；已但在Verilog裡，省略else所代表的是不同的電路。

2014-08-14 19:24:18 3285

原创 vivado

在vivado13.4种察看RTL图，Flow---〉Elaborated Design。

2014-08-14 19:08:19 843

转载 Verilog testbench 与module建議的coding style(SOC) (Verilog)

Introduction以下是建議的coding style

2014-08-14 18:52:44 825

原创 linux

在linux命令行中，首先黑亮选中文字，然后鼠标左右键同时

2014-08-13 21:23:51 479

原创 modelsim simulation .do file, no 'include in .v files

#Creat a work libvlib work#Map the work lib to current libvmap work work#Compile the source filesvlog ../src/SEQ_REC_MOORE.vvlog ../src/SEQ_REC_MOORE_tb.v

2014-08-12 22:29:49 1064

chenchen410的专栏