Program Block-systemverilog

最新推荐文章于 2024-02-27 14:26:24 发布
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分类专栏： systemverilog
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本文链接：https://blog.csdn.net/chenchen410/article/details/38730977
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SystemVerilog中的Program Block不同于module，它主要用于仿真，提供测试平台的入口，封装全局数据，并规定Reactive区域的调度。在模块test中，program p1和p2共享变量shared并被隐式实例化。
摘要由CSDN通过智能技术生成

systemverilog中的Program Block与module有些类似，但module是基于硬件思想，Program Block纯粹是为了仿真。如果不熟悉program,可以不用program.

The program block serves three basic purposes:

  • » It provides an entry point to the execution of testbenches.
  • » It creates a scope that encapsulates program-wide data.
  • » It provides a syntactic context that specifies scheduling in the Reactive region.
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chenchen410
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