lab simulation files' hierarchy(systemverilog)

最新推荐文章于 2022-11-13 14:32:17 发布

chenchen410

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分类专栏： systemverilog HDL simulation

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HDL simulation

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\source\tb\systemverilog 中是testbench、module及相关class的定义，tb_program是module，在unit_name.sv中实例化为testbench； \simulation\questa\tc_ddr2ramif中放的是testcase.sv，testcase.sv 是定义为ddr2ramif_environment_class的task，在testbench中被调用。调用关系如下：

unit_name.sv-->tb_program.sv(module,instantiate as testbench)-->ddr2ramif_environment_class-->tesecase(task sim_transm())

unit_name.sv中instantiate top module,并调用module tb_program, 将其instantiate as testbench, tb_program中调用class ddr2ramif_environment_class,并调用tesecase(task sim_transm())。tesecase中的this即为class ddr2ramif_environment_class. ddr2ramif_access_class中定义并实现了各种对ddr进行操作的task。