（FPGA时序约束）set_max_delay/set_min_delay详解

1.定义

       属于时序例外的一种。（时序例外是：某条路径在默认参数下没有被正确地分析时序，在这种情况下，需要告知时序分析工具这条路径是一个例外，需要按照我地特殊指示来执行这条路径地时序分析。举例：一个数据被一个寄存器同步采样，但不是每个时钟沿都采，而是每隔一个时钟 沿采一次，这时候就需要采用多周期路径时序例外进行约束，否则这条路径就会按照默认的单周期进行分析，可能不会产生时序违例，但是较紧的要求（没必要）会占用额外的时序收敛资源）

        set_max_delay/set_min_delay定义的是一条路径的最大和最小延迟，这个延迟对应的路径就是从路径源（端口、时钟、时序元件时钟端）到目的（时序元件数据端）的延迟。

2.语法

        常用形式（其他选项还有很多，可以参考手册）：

        set_max_delay <delay> [-datapath_only] [-from <node_list>] [-to <node_list>] [-through <node_list>]

        set_min_delay <delay> [-from <node_list>] [-to <node_list>] [-through <node_list>]

3.实际意义

        set_max_delay/set_min_delay覆盖了时序路径上setup/hold分析中的requirement（set_max_delay对应setup，set_min_delay对应ho